इलेक्ट्रिकल इंजीनियरिंग vhdl

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ताला लगा हुआ । यह सवाल और इसके जवाब बंद हैं क्योंकि यह सवाल ऑफ-टॉपिक है लेकिन इसका ऐतिहासिक महत्व है। यह वर्तमान में नए उत्तरों या इंटरैक्शन को स्वीकार नहीं कर रहा है। मैं अपना पहला कॉलेज डिजिटल लॉजिक डिज़ाइन पाठ्यक्रम पूरा करने से दो सप्ताह दूर हूँ, और …

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VHDL में FIR / IIR फ़िल्टर के लिए कोड उदाहरण?

मैं अपने स्पार्टन -3 बोर्ड में डीएसपी के साथ शुरुआत करने की कोशिश कर रहा हूं। मैंने एक पुराने मदरबोर्ड से चिप के साथ एक AC97 बोर्ड बनाया, और अब तक मुझे यह ADC करने के लिए मिला, एक नंबर <1 के लिए नमूने गुणा करें (वॉल्यूम कम करें) और …

11 fpga vhdl dsp iir fir

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संश्लेषित RTL के लिए एक "डिजाइन पैटर्न" है?

सॉफ़्टवेयर के लिए, पुस्तक डिज़ाइन पैटर्न सॉफ़्टवेयर में सामान्य चीज़ों को करने के लिए पैटर्न का एक सेट है और यह सॉफ़्टवेयर चिकित्सकों को कुछ ऐसे घटकों का वर्णन करने के लिए सामान्य शब्दावली देता है, जिन्हें उन्हें बनाने की आवश्यकता होती है। क्या सामान्य रूप से संश्लेषित RTL या …

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FPGA: गिनें या गिनें?

मैं एक FPGA (पैपिलियो डेवलपमेंट बोर्ड, जिसमें xilinx संयमी 3e है, vhdh का उपयोग करके) का उपयोग करना सीख रहा हूं। मुझे एक आवक पल्स को एक (हार्ड कोडित) संख्या से विभाजित करने की आवश्यकता है। मैं 3 विकल्प देख सकता हूं - मोटे तौर पर, स्यूडोकोड के रूप में …

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क्या ओपन सोर्स लाइब्रेरीज़ VHDL के लिए मौजूद हैं जिस तरह से वे C ++ या अजगर के लिए करते हैं?

जब मैं C ++ या अजगर में एक समस्या से संपर्क कर रहा हूं, तो कई पुस्तकालय हैं जो मौजूद हैं जो मेरे कोड के भारी उठाने का काम करते हैं। मैं ग्नू GSL , BOOST या C ++ के लिए FFTW और अजगर के लिए NumPy या SciPy के …

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वीएचडीएल में एक निचले मॉड्यूल के आंतरिक संकेतों को शीर्ष मॉड्यूल में कैसे लाया जाए?

मैं अपने वीएचडीएल स्रोत कोड के आंतरिक संकेतों को अपने टेस्टबेंच में कैसे ला सकता हूं ताकि मैं उन्हें तरंग के रूप में देख सकूं? मैं सक्रिय एचडीएल का उपयोग करता हूं। मैं जानना चाहूंगा कि क्या मेरे उद्देश्य को प्राप्त करने के लिए कोई स्वतंत्र उपकरण है। किसी भी …

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VHDL: या एक वेक्टर के इन-इंग बिट्स एक साथ

मैं एक वेक्टर के बिट्स को एक साथ करना चाहता हूं। तो कहते हैं कि मेरे पास एक वेक्टर है example(23 downto 0)और मैं सभी बिट्स को एक और वेक्टर में रखना चाहता हूं, क्या ऐसा करने का कोई तरीका है जिसमें शामिल नहीं होना है example(0) or example(1) or …

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एक FPGA में "आधा कुंडी" क्या है?

विकिरण में मुश्किल FPGAs के बारे में एक कागज में मैं इस वाक्य में आया: "वीरटेक्स उपकरणों के बारे में एक और चिंता आधी कुंडी है। आंतरिक स्थिरांक के लिए इन उपकरणों के भीतर कभी-कभी आधा कुंडी का उपयोग किया जाता है, क्योंकि यह तर्क का उपयोग करने से अधिक …

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VHDL: डिज़ाइन में गुणक लागू करते समय '*' ऑपरेटर का उपयोग करना

वर्तमान में FPGAs ने DSP ब्लॉकों में बनाया है, नवीनतम FPGAs ने IEEE-754 संगत फ्लोटिंग पॉइंट इकाइयों में भी बनाया है। इसमें आवश्यक मापदंडों का चयन करने के बाद जीएसआई का उपयोग करके डीएसपी इकाई / मॉड्यूल बनाना संभव है, और फिर इसे डिजाइन में तत्काल। वास्तविक DSP ब्लॉकों को …

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क्या आप एक बाहरी उत्तेजनाओं के साथ एक मॉडलिम टेस्टबेंच को इंटरफ़ेस कर सकते हैं

मैं एक टीम पर काम कर रहा हूं जो ड्राइवर सॉफ्टवेयर और एफपीजीए विकास दोनों कर रही है। मॉडलजिम में FPGA सिमुलेशन किया जा रहा है और ड्राइवर सॉफ्टवेयर सी में लिखा गया है। एकीकरण जोखिम को कम करने के लिए, मुझे हार्डवेयर पर डालने से पहले हमारे उत्पाद के …

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एमडी 5 वीएचडीएल पाइपलाइन

मैं इस लिंक के अनुसार एक 3-चरण एमडी 5 पाइपलाइन को लागू करने की कोशिश कर रहा हूं । विशेष रूप से पृष्ठ ३१ पर बीजगणित। एक अन्य दस्तावेज भी है जो डेटा अग्रेषण का वर्णन करता है। यह एक FPGA (Terasic DE2-115) में किया जाता है। इस परियोजना में …

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RTL और व्यवहार वेरिलॉग के बीच अंतर

क्या कोई मुझे बता सकता है कि RTL और व्यवहार वेरिलॉग कोड में क्या अंतर है? क्या इन दो स्तरों पर डिजाइनों के बीच कोई स्पष्ट कटौती है?

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VHDL में BIT पर STD_LOGIC का उपयोग कब करें

का उपयोग करने के बीच अंतर Whats: ENTITY MyDemo is PORT(X: IN STD_LOGIC; F: OUT STD_LOGIC ); END MyDemo; तथा ENTITY MyDemo is PORT(X: IN BIT; F: OUT BIT ); END MyDemo; STD_LOGIC और इसके विपरीत BIT का उपयोग करने की सीमाएँ क्या हैं? क्या वे पूरी तरह से इंटरचेंज …

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क्या VHDL में यह मैट्रिक्स-वेक्टर गुणन कार्य समानांतर है?

मेरे पास निम्न VHDL फ़ंक्शन है जो किसी दिए गए mxn मैट्रिक्स aको nx1 वेक्टर द्वारा गुणा करता है b: function matrix_multiply_by_vector(a: integer_matrix; b: integer_vector; m: integer; n: integer) return integer_vector is variable c : integer_vector(m-1 downto 0) := (others => 0); begin for i in 0 to m-1 loop …

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एक ही समय में एक ही कुंजी पंक्तियों को दबाते हुए

मैं VHDL में कीपैड डिजाइन कर रहा हूं। सब कुछ ठीक काम करता है जब केवल एक कुंजी दबाया जाता है। मैं एक स्टेट मशीन में एक कुंजी प्रेस के लिए प्रत्येक कॉलम को स्कैन कर रहा हूं और जब कोई कुंजी दबाया नहीं जाता है, तो वह स्थिति है …

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