synthesis पर टैग किए गए जवाब

अगर मैं संश्लेषण संकेतों और बंदरगाहों, आदि के लिए VHDL में पूर्णांक का उपयोग कर रहा हूं, तो मैं थोड़ा उलझन में हूं। मैं शीर्ष स्तर के बंदरगाहों पर std_logic का उपयोग करता हूं, लेकिन आंतरिक रूप से मैं पूरे स्थान पर राउंडेड पूर्णांक का उपयोग कर रहा था । …

17 vhdl  synthesis 

क्या यह स्पष्टीकरण कि डिजिटल उपकरण को प्रचार करने में अधिक समय लगता है? उदाहरण के लिए, एक सॉफ्टवेयर संश्लेषण एक हार्डवेयर संश्लेषण की तुलना में बहुत धीमा है।

14 analog  software  hardware  synthesis  synthesizer 

लॉजिक डिज़ाइन पाठ्यक्रमों में हम सभी ने यह सीखा कि लॉजिक फ़ंक्शन को कम करना संभव है, उदाहरण के लिए कर्णघ मानचित्र या क्वीन-मैकक्लूस्की एल्गोरिथ्म का उपयोग करके । हमने यह भी सीखा कि " डोन्ट केयर" मूल्य न्यूनतम क्षमता को बढ़ाते हैं। उदाहरण के लिए एक रजिस्टर फ़ाइल लें। …

11 vhdl  synthesis  optimization 

क्या कोई स्वतंत्र या खुला स्रोत संश्लेषण उपकरण उपलब्ध हैं जो वेरिलॉग आरटीएल को जेनेरिक गेट नेटलिस्ट में बदल सकते हैं? (जेनेरिक नंद, NOR, XOR, D- फ्लॉप / रजिस्टरों, आदि के अनुकूलन की आवश्यकता नहीं है।)। यदि पूर्ण भाषा के लिए नहीं, तो RTL के "उपयोगी" सबसेट के लिए कैसे …

10 verilog  synthesis 

मुझे दो तरीके पता हैं जिसमें एक VHDL चर संश्लेषण उपकरण द्वारा संश्लेषित किया गया है: कॉम्बिनेशन लॉजिक के रूप में वेरिएबल सिंथेसाइज़ किया गया चर को अनायास ही एक कुंडी के रूप में संश्लेषित किया जाता है (जब एक असिंचित चर को संकेत या किसी अन्य चर को सौंपा …

9 vhdl  synthesis  rtl