मुझे दो तरीके पता हैं जिसमें एक VHDL चर संश्लेषण उपकरण द्वारा संश्लेषित किया गया है:
वीएचडीएल चर को संश्लेषित करने के अन्य तरीके क्या हैं? (उदाहरण: क्या इसकी व्याख्या एफएफ के रूप में की जा सकती है?)
जवाबों:
मैं तीन संभावनाओं को अलग करूंगा:
VHDL वैरिएबल में कोई हार्डवेयर प्रतिनिधित्व नहीं है। निम्न उदाहरण मान लें
signal a,b,c : integer;
...
process ( clk ) is
variable var : integer := 0;
begin
if ( rising_edge(clk) ) then
var := a + b;
c <= var;
end if;
end process;चर varवास्तव में दहनशील तर्क के रूप में बिल्कुल भी संश्लेषित नहीं किया गया है (यह मानते हुए कि प्रश्न में इसका क्या मतलब था)। यह बल्कि a + bहार्डवेयर में संश्लेषित असाइनमेंट का दाहिना हाथ है। कड़ाई से एक चर बोलना कभी भी दहनशील तर्क में संश्लेषित नहीं होता है।
एक चर केवल एक मध्यवर्ती परिणाम रखता है, जिसका या तो एक ही घड़ी चक्र में मूल्यांकन किया जाता है -> कोई हार्डवेयर संश्लेषित (यह 1) फिर से होता है), या निम्न घड़ी चक्र में मूल्यांकन किया जाता है -> एक फ्लिपफ्लॉप को सिंथेज़ किया जाता है।
उन खूंखार कुंडी में से एक ऐसे मामलों में सुरक्षित है जहां सशर्त शाखाएं मौजूद हैं जिनमें चर को न तो एक नया मान (कुछ संकेतों के आधार पर) और न ही एक डिफ़ॉल्ट मान दिया जाता है। आमतौर पर यह मामला अनजाने में होता है :-)
यदि आप इसे संग्रहीत करने से पहले किसी चर में मान का उपयोग करते हैं, तो आपको वह मान मिलता है जो पिछली बार संग्रहीत प्रक्रिया में संग्रहीत किया गया था (एक क्लॉक किए गए प्रक्रिया में, पिछले घड़ी के चक्र से मूल्य)। इसे एक रजिस्टर या एफएफ के रूप में संश्लेषित किया जाता है।
बेशक, पहले घड़ी चक्र में आपको कचरा मिलता है, जब तक कि आपने चर को रीसेट क्लॉज में आरंभ नहीं किया।