क्या कोई स्वतंत्र या खुला स्रोत संश्लेषण उपकरण उपलब्ध हैं जो वेरिलॉग आरटीएल को जेनेरिक गेट नेटलिस्ट में बदल सकते हैं? (जेनेरिक नंद, NOR, XOR, D- फ्लॉप / रजिस्टरों, आदि के अनुकूलन की आवश्यकता नहीं है।)। यदि पूर्ण भाषा के लिए नहीं, तो RTL के "उपयोगी" सबसेट के लिए कैसे (केवल एक वेरिलॉग गेट लेवल नेटलिस्ट से परे)?
जवाबों:
योसीस वही करता है जो आप चाहते हैं और वेरिलोग -2005 के एक बड़े हिस्से का समर्थन करता है। उन उदाहरणों के लिए https://github.com/cliffordwolf/yosys-bigsim/ पर * / rtl / निर्देशिका पर एक नज़र डालें, जिन्हें Yosys के साथ संश्लेषित किया जा सकता है।
प्रकटीकरण: मैं Yosys के लेखक हूं।
इकारस वेरिलॉग, ओएसएस टूल, बहुत ही आसान है, यहां तक कि एक सिम्युलेटर भी है। http://iverilog.icarus.com/
इसका एक वेरिलॉग सिमुलेशन और संश्लेषण उपकरण है। यह एक संकलक के रूप में कार्य करता है, जो वेरिलॉग (IEEE-1364) में लिखे गए स्रोत कोड को कुछ लक्ष्य प्रारूप में लिखता है। बैच सिमुलेशन के लिए, कंपाइलर एक मध्यवर्ती रूप उत्पन्न कर सकता है जिसे vvp असेंबली कहा जाता है। संश्लेषण के लिए, कंपाइलर वांछित प्रारूप में नेटलिस्ट उत्पन्न करता है। कंपाइलर का उचित उद्देश्य IEEE मानक IEEE Std 1364-2005 को लिखे गए डिजाइन विवरण को पार्स और विस्तृत करना है।
इकारस वेरिलोग एक कार्य प्रगति पर है, और चूंकि भाषा मानक अभी भी खड़ा नहीं है, इसलिए यह हमेशा रहेगा। वैसा ही जैसा रहना चाहिए। हालांकि, मैं समय-समय पर स्थिर रिलीज करूंगा, और इन स्थिर रिलीज में दिखाई देने वाली किसी भी विशेषता को वापस लेने का प्रयास नहीं करूंगा।
मुख्य पोर्टिंग लक्ष्य लिनक्स है, हालांकि यह कई समान ऑपरेटिंग सिस्टम पर अच्छा काम करता है। विभिन्न लोगों ने विभिन्न प्रकार के लक्ष्यों के लिए स्थिर रिलीज के पूर्वाग्रहित योगदान दिया है। ये रिलीज़ स्वयंसेवकों द्वारा चित्रित की जाती हैं, इसलिए बायनेरिज़ उपलब्ध हैं जो इस बात पर निर्भर करता है कि पैकेजिंग करने के लिए कौन समय लेता है। इकारस वेरिलॉग को कमांड लाइन टूल के रूप में उस अन्य ऑपरेटिंग सिस्टम में पोर्ट किया गया है, और बिना संकलक वाले उपयोगकर्ताओं के लिए इंस्टॉलर हैं। आप इसे पूरी तरह से नि: शुल्क टूल के साथ संकलित कर सकते हैं, हालांकि, स्थिर रिलीज के प्रीक्लेम्ड बायनेरिज़ हैं।
मुझे लगता है कि आपकी आवश्यकता एचडीएल एनालाइज़र और नेटलिस्ट आर्किटेक्ट (एचएएनए) द्वारा सबसे अच्छी तरह से परोसी गई है: https://sourceforge.net/projects/sim-sim/files / यह लगभग पूरे Verilog 1995-2001 निर्माण का समर्थन करता है। यह वेरिलोग प्रारूप में जेनेरिक गेट्स के संदर्भ में आउटपुट उत्पन्न करता है। इसके अलावा आप प्रौद्योगिकी पुस्तकालय को मैप करने के लिए निर्दिष्ट कर सकते हैं। इसका अपना पुस्तकालय प्रारूप है।