इलेक्ट्रिकल इंजीनियरिंग verilog

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ताला लगा हुआ । यह सवाल और इसके जवाब बंद हैं क्योंकि यह सवाल ऑफ-टॉपिक है लेकिन इसका ऐतिहासिक महत्व है। यह वर्तमान में नए उत्तरों या इंटरैक्शन को स्वीकार नहीं कर रहा है। मैं अपना पहला कॉलेज डिजिटल लॉजिक डिज़ाइन पाठ्यक्रम पूरा करने से दो सप्ताह दूर हूँ, और …

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संश्लेषित RTL के लिए एक "डिजाइन पैटर्न" है?

सॉफ़्टवेयर के लिए, पुस्तक डिज़ाइन पैटर्न सॉफ़्टवेयर में सामान्य चीज़ों को करने के लिए पैटर्न का एक सेट है और यह सॉफ़्टवेयर चिकित्सकों को कुछ ऐसे घटकों का वर्णन करने के लिए सामान्य शब्दावली देता है, जिन्हें उन्हें बनाने की आवश्यकता होती है। क्या सामान्य रूप से संश्लेषित RTL या …

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वेरिलोग में एक अभिव्यक्ति बिट चौड़ाई को कैसे छोटा किया जाए?

एक अभिव्यक्ति पर विचार करें जैसे: assign x = func(A) ^ func(B); जहां दुर्गंध का उत्पादन 32 बिट्स चौड़ा है, और x 16 बिट्स का तार है। मैं परिणामी एक्सोर के केवल सबसे कम 16 बिट्स असाइन करना चाहता हूं। मुझे पता है कि उपरोक्त कोड पहले से ही ऐसा …

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पाइप प्रतीक का अर्थ क्या है "|" एक चर के सामने

मैं कुछ verilog कोड का विश्लेषण कर रहा हूं और कुछ ऐसा पाया है wire z = |a & b; एक साथ कोड के समान व्यवहार करता है wire z = a & b; तो मैं सोच रहा था कि |(पाइप) प्रतीक का अर्थ क्या है ? क्या इसका अनुकरण …

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वेरिलोग में दो संख्याओं (नेट, चर, स्थिरांक) की तुलना कैसे करें

मैं वेरिलोग के लिए नया हूं, और दो संख्याओं की तुलना करना सीखना चाहता हूं। उदाहरण के लिए, चलो संख्या 2 (2'b10) के साथ एक पैरामीटर या रेग (कहें) की तुलना करें। यह कैसे लिखा जाएगा वेरिलोग में?

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एक घड़ी के दोनों किनारों का उपयोग करना

मैं वेरिलॉग और क्वार्टस II का उपयोग करके एक एल्टर साइक्लोन IV की प्रोग्रामिंग कर रहा हूं। मेरे डिजाइन में, मैं एक घड़ी के दोनों किनारों का उपयोग करना चाहूंगा ताकि मैं 50% कर्तव्य चक्र के साथ एक विषम कारक द्वारा घड़ी विभाजन कर सकूं। यहाँ मेरे कोड का एक …

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घड़ी तिरछा क्या है, और यह नकारात्मक क्यों हो सकता है?

मेरा एचडीएल कंपाइलर (क्वार्टस II) टाइमिंग रिपोर्ट तैयार करता है। इसमें, नोड्स में "घड़ी तिरछा" कॉलम है। घड़ी की तिरछी नज़र की एकमात्र परिभाषा मुझे टाइमक्वेस्ट प्रलेखन में है (पृष्ठ 7-24 देखें): घड़ी की अनिश्चितता के लिए मैन्युअल रूप से घड़ी अनिश्चितता, या तिरछा निर्दिष्ट करने के लिए, set_clock_uncertaintyकमांड का …

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फ्री वेरिलोगा सिमुलेटर [बंद]

बन्द है। यह सवाल ऑफ टॉपिक है । यह वर्तमान में उत्तर स्वीकार नहीं कर रहा है। इस प्रश्न को सुधारना चाहते हैं? प्रश्न को अपडेट करें ताकि यह इलेक्ट्रिकल इंजीनियरिंग स्टैक एक्सचेंज के लिए विषय पर हो । 5 साल पहले बंद हुआ । वहाँ बहुत सारे मुफ्त SPICE …

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सामान्य मुक्त वेरिलॉग संश्लेषण उपकरण?

क्या कोई स्वतंत्र या खुला स्रोत संश्लेषण उपकरण उपलब्ध हैं जो वेरिलॉग आरटीएल को जेनेरिक गेट नेटलिस्ट में बदल सकते हैं? (जेनेरिक नंद, NOR, XOR, D- फ्लॉप / रजिस्टरों, आदि के अनुकूलन की आवश्यकता नहीं है।)। यदि पूर्ण भाषा के लिए नहीं, तो RTL के "उपयोगी" सबसेट के लिए कैसे …

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RTL और व्यवहार वेरिलॉग के बीच अंतर

क्या कोई मुझे बता सकता है कि RTL और व्यवहार वेरिलॉग कोड में क्या अंतर है? क्या इन दो स्तरों पर डिजाइनों के बीच कोई स्पष्ट कटौती है?

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