पृष्ठभूमि
यह एक व्यक्तिगत परियोजना है; यह FPGA को N64 से जोड़ने के संबंध में, बाइट मान जो FPGA को प्राप्त करता है उसे UART के माध्यम से मेरे कंप्यूटर पर भेजा जाता है। यह वास्तव में बहुत अच्छा काम करता है! दुर्भाग्य से यादृच्छिक समय पर, डिवाइस विफल हो जाएगा, फिर ठीक हो जाएगा। डिबगिंग के माध्यम से, मैं इस समस्या का पता लगाने में कामयाब रहा, हालांकि मैं इसे ठीक करने के तरीके पर अडिग हूं क्योंकि मैं वीएचडीएल के साथ काफी अक्षम हूं।
मैं अभी कुछ दिनों के लिए वीएचडीएल के साथ कर रहा हूं और मैं इसे हल करने में असमर्थ हो सकता हूं।
समस्या
मेरे पास F64A में N64 सिग्नल को मापने वाला एक आस्टसीलस्कप है, और दूसरा चैनल FPGA के आउटपुट से जुड़ता है। मेरे पास काउंटर मूल्य रिकॉर्ड करने वाले डिजिटल पिन भी हैं।
अनिवार्य रूप से, N64 एक STOP बिट सहित 9 डेटा बिट्स भेजता है। काउंटर प्राप्त डेटा बिट्स को गिनता है और जब मैं 9 बिट्स तक पहुंचता हूं, तो FPGA UART के माध्यम से संचारित करना शुरू कर देता है।
यहाँ सही व्यवहार है:
FPGA नीला तरंग है और नारंगी तरंग N64 का इनपुट है। प्राप्त करने की अवधि के लिए, मेरा FPGA "इकोस" डिबगिंग उद्देश्यों के लिए इनपुट का संकेत है। FPGA के 9 तक पहुंचने के बाद, यह UART के माध्यम से डेटा संचारित करना शुरू करता है। ध्यान दें कि डिजिटल पिन 9 तक गिना जाता है और N64 समाप्त होने के तुरंत बाद FPGA आउटपुट कम हो जाता है।
यहाँ एक विफलता का एक उदाहरण है:
ध्यान दें कि काउंटर 2 और 7 को काटता है! FPGA अंत तक पहुंचता है, N64 से अगली शुरुआत के लिए इंतजार कर रहा है, लेकिन कुछ भी नहीं। तो FPGA बार और बाहर ठीक हो जाता है।
यह N64 प्राप्त मॉड्यूल के लिए VHDL है। इसमें काउंटर शामिल है: s_bitCount।
library IEEE;
use IEEE.STD_LOGIC_1164.all;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity N64RX is
port(
N64RXD : in STD_LOGIC; --Data input
clk25 : in STD_LOGIC;
clr : in STD_LOGIC;
tdre : in STD_LOGIC; --detects when UART is ready
transmit : out STD_LOGIC; --Signal to UART to transmit
sel : out STD_LOGIC;
echoSig : out STD_LOGIC;
bitcount : out STD_LOGIC_VECTOR(3 downto 0);
data : out STD_LOGIC_VECTOR(3 downto 0) --The significant nibble
);
end N64RX;
--}} End of automatically maintained section
architecture N64RX of N64RX is
type state_type is (start, delay2us, sigSample, waitForStop, waitForStart, timeout, count9bits, sendToUART);
signal state: state_type;
signal s_sel, s_echoSig, s_timeoutDetect : STD_LOGIC;
signal s_baudCount : STD_LOGIC_VECTOR(6 downto 0); --Counting variable for baud rate in delay
signal s_bitCount : STD_LOGIC_VECTOR(3 downto 0); --Counting variable for number of bits recieved
signal s_data : STD_LOGIC_VECTOR(8 downto 0); --Signal for data
constant delay : STD_LOGIC_VECTOR(6 downto 0) := "0110010"; --Provided 25MHz, 50 cycles is 2us
constant delayLong : STD_LOGIC_VECTOR(6 downto 0) := "1100100";
begin
n64RX: process(clk25, N64RXD, clr, tdre)
begin
if clr = '1' then
s_timeoutDetect <= '0';
s_echoSig <= '1';
s_sel <= '0';
state <= start;
s_data <= "000000000";
transmit <= '0';
s_bitCount <= "0000";
s_baudCount <= "0000000";
elsif (clk25'event and clk25 = '1') then --on rising edge of clock input
case state is
when start =>
--s_timeoutDetect <= '0';
s_sel <= '0';
transmit <= '0'; --Don't request UART to transfer
s_data <= "000000000";
s_bitCount <= X"0";
if N64RXD = '1' then
state <= start;
elsif N64RXD = '0' then --if Start bit detected
state <= delay2us;
end if;
when delay2us => --wait two microseconds to sample
--s_timeoutDetect <= '0';
s_sel <= '1';
s_echoSig <= '0';
if s_baudCount >= delay then
state <= sigSample;
else
s_baudCount <= s_baudCount + 1;
state <= delay2us;
end if;
when sigSample =>
--s_timeoutDetect <= '1';
s_echoSig <= N64RXD;
s_bitCount <= s_bitCount + 1;
s_baudcount <= "0000000";
s_data <= s_data(7 downto 0) & N64RXD;
state <= waitForStop;
when waitForStop =>
s_echoSig <= N64RXD;
if N64RXD = '0' then
state <= waitForStop;
elsif N64RXD = '1' then
state <= waitForStart;
end if;
when waitForStart =>
s_echoSig <= '1';
s_baudCount <= s_baudCount + 1;
if N64RXD = '0' then
s_baudCount <= "0000000";
state <= delay2us;
elsif N64RXD = '1' then
if s_baudCount >= delayLong then
state <= timeout;
elsif s_bitCount >= X"9" then
state <= count9bits;
else
state <= waitForStart;
end if;
end if;
when count9bits =>
s_sel <= '0';
if tdre = '0' then
state <= count9bits;
elsif tdre = '1' then
state <= sendToUART;
end if;
when sendToUART =>
transmit <= '1';
if tdre = '0' then
state <= start;
else
state <= sendToUART;
end if;
when timeout =>
--s_timeoutDetect <= '1';
state <= start;
end case;
end if;
end process n64RX;
--timeoutDetect <= s_timeoutDetect;
bitcount <= s_bitCount;
echoSig <= s_echoSig;
sel <= s_sel;
data <= s_data(4 downto 1);
end N64RX;
तो, कोई विचार? डिबगिंग टिप्स? Finite State Machines को कोड करने के टिप्स?
इस बीच, मैं इसके साथ खेलता रहूँगा (मेरे पास यह अंततः होगा)! स्टैक एक्सचेंज में मेरी मदद करें, आप मेरी एकमात्र आशा हैं!
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मेरी डिबगिंग में एक और खोज, स्टेट्स वेटफॉरस्टार्ट से वापस वेटफोरटॉप तक छलांग लगाएंगे। मैंने प्रत्येक राज्य को '5' के बराबर वेटफॉरस्टार्ट और '4' के बराबर वाट्सफोरटॉप के साथ एक मूल्य दिया। नीचे दी गई छवि देखें:
