जैसा कि अन्य लोगों ने कहा है, VHDL और वेरिलॉग का उपयोग डिजिटल हार्डवेयर डिज़ाइन का वर्णन करने के लिए किया जाता है। फिर कोड को एक "संश्लेषण" उपकरण द्वारा संसाधित किया जाता है जो तर्क उत्पन्न करता है जो हमारे वर्णित हार्डवेयर को प्राप्त करेगा जो मूल रूप से एक नेटलिस्ट में परिणाम करता है।
VHDL यूरोप में अधिक लोकप्रिय है और वेरिलॉग यूएसए में अधिक लोकप्रिय है। हालांकि, दोनों को सीखना सबसे अच्छा है। एक नौकरी देने में आप ज्यादातर उनमें से केवल एक का उपयोग करेंगे। हालाँकि, दोनों में कोड पढ़ना पड़ सकता है।
मैं कुछ वर्षों के लिए एक इंजीनियर रहा हूं और मैंने देखा है कि सभी मामलों में VHDL का उपयोग किया जा रहा है। मैं यूके से हूं।
विवाद का प्राथमिक बिंदु यह है कि चूंकि डिजाइन पिछले कुछ वर्षों में बहुत जटिल हो गए हैं, इसलिए हमें डिजाइन सत्यापन में नए दृष्टिकोण की आवश्यकता है। यह वह जगह है जहां हम सिमुलेशन का उपयोग यह साबित करने के लिए करते हैं कि हमारा डिज़ाइन उद्देश्य के अनुसार काम करता है। यह डिजाइन चक्र का सबसे महत्वपूर्ण चरण है और जहां सबसे अधिक समय बिताया जाता है।
कई साल पहले, Verilog में शक्तिशाली सुविधाओं को जोड़ने के लिए SystemVerilog नामक एक भाषा बनाई गई थी, जिसका उपयोग इसके डिज़ाइन सत्यापन क्षमताओं को सुधारने के लिए किया जा सकता है। SystemVerilog में Verilog होता है, और बहुत कुछ। SystemVerilog एक HVL यानी हार्डवेयर सत्यापन भाषा है, जबकि Verilog और VHDL HDL यानी हार्डवेयर विवरण भाषा है। इसने VHDL को कमजोर हेंरी वेरिलॉग बना दिया, क्योंकि यदि कोई व्यक्ति जटिल डिज़ाइन लिखने के लिए किसी एक भाषा और सॉफ़्टवेयर का उपयोग करना चाहता है और उन्हें जटिल तकनीकों का उपयोग करके उन्हें सत्यापित करने के लिए विवश करना पड़ता है, जैसे कि बेतरतीब उत्तेजक उत्तेजना उत्पन्न करना और परख आधारित टेस्टबेंच, तो उन्हें Systemererilog का विकल्प चुनना होगा और VHDL को छोड़ना होगा। हालाँकि, हाल ही में OSVVM नामक एक कार्यप्रणाली बनाई गई है जो सिस्टम वीरिलॉग में लेकिन वीएचडीएल में पाए गए समान सुविधाओं को प्राप्त करने के लिए वीएचडीएल -2008 का लाभ उठाती है।
इस समय, आप या तो सीख सकते हैं और सुरक्षित हो सकते हैं।