मेरे पास एक सीरियल-एटीए नियंत्रक डिज़ाइन है जो आर्टिक्स -7 डिवाइस को छोड़कर लगभग किसी भी तरह के Xilinx 7-सीरीज डिवाइस पर काम कर रहा है, जो मुझे सिरदर्द देता है ...
मेरे Artix-7 200T पर शुद्ध डिज़ाइन (SATA 6.0Gb / s, 150 MHz डिज़ाइन घड़ी) को लागू किया जा सकता है। यदि मैं ILA कोर (पहले चिपसोप के रूप में जाना जाता है) को जोड़ता हूं, तो समय पूरा नहीं होता है।
मैंने स्थिति को शांत करने के लिए क्या किया: - प्रत्येक ILA कोर में 2 पाइपलाइन चरणों को जोड़ा - GTP ट्रांसीवर और तर्क के बीच 1 पाइपलाइन चरण को जोड़ा - वैकल्पिक कार्यान्वयन रणनीति के रूप में उपयोग किए गए रिटिमिंग, रीमैप और विस्तृत प्लेसमेंट
यह चित्र सामान्य डिज़ाइन प्रवाह दिखाते हैं। ILA कोर SATAController (SATAC) और 8-बिट CPU ( SoFPGA ) से बहुत दूर हैं , लेकिन नियंत्रक में अभी भी विफल पथ हैं (यह केवल विफल पथ वाला क्षेत्र है)।
ऐसा लगता है कि आर्टिक्स -7 कुछ क्षेत्रों में रूटिंग संसाधनों से बाहर है। मुझे इस तरह के संदेह का संकेत देने वाली रिपोर्ट कैसे मिल सकती है?
मैंने रिटाइमिंग, रीमैप और व्यापक प्लेसमेंट रणनीतियों की भी कोशिश की। परिणाम यह है:
समय की विफलता लगभग समान है ...
PS डिज़ाइन केवल 178> 300 ब्लॉकराम का उपयोग करता है। मैंने अन्य डिजाइनों में लगभग हर ब्लॉकराम का उपयोग करने के लिए Xilinx ISE का उपयोग किया, लेकिन मुझे कभी इस तरह के व्यवहार का सामना नहीं करना पड़ा।
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