इस लेआउट को कैसे सुधारा जा सकता है? (असतत चुंबकत्व और POE के साथ गिगाबिट ईथरनेट)

Question

उत्तर:

नहीं, लेआउट के साथ कुछ भी गलत नहीं है, यह पता चलता है कि ईथरनेट ट्रांसफॉर्मर सम्मिलन हानि पर 0.2dB द्वारा कल्पना से बाहर था, जब हम उपयोग कर रहे PHY IC के साथ जोड़ा जाता है।

सवाल

क्या गीगाबाइट ईथरनेट के पीसीबी मार्ग के साथ कुछ गलत है?

गिगाबिट ईथरनेट में कई डिज़ाइन बाधाएं हैं, पीसीबी पर घटकों के लेआउट के कारण कई बार सभी डिजाइन नियमों का पालन करना असंभव है। यह डिज़ाइन गीगाबिट गति करने के लिए आवश्यक है, और POE आपूर्ति को फ़ीड करता है।

इसे एफसीसी ईएमसी / ईएमआई और ईएसडी परीक्षण भी पास करना होगा ।

मैंने उपलब्ध लगभग सभी एप्लिकेशन नोट्स (TI, Intel..etc) के माध्यम से पढ़ा है। मुझे अपने ज्ञान का सबसे अच्छा करने के लिए है, मैं उन्हें सबसे अच्छा कर सकता हूं। निशान को अलग जोड़े के रूप में रूट किया जाता है, और क्रॉस टॉक को रोकने के लिए सर्वोत्तम संभव रिक्ति के साथ। प्रति सेगमेंट में vias / stubs का न्यूनतम उपयोग। वे संभव के रूप में सममित हैं, और पोस्ट मैग्नेटिक्स प्रत्येक जोड़ी 1.25 मिमी के भीतर से मेल खाती है, प्री मैग्नेटिक्स वे 2 मिमी के भीतर मेल खाते हैं। एक संदर्भ के रूप में कई बिजली विमानों को पार करने से बचने के लिए नीचे की परत पर निशान लगाए जाते हैं।

हालाँकि यह डिज़ाइन कुछ चुनौतियों को प्रस्तुत करता है जिसका मैं आकलन करने में बहुत अनुभवहीन हूँ। यानी जब आप डिजाइन नियमों का उल्लंघन करना चुनते हैं, और आप किस हद तक इसके साथ भाग सकते हैं।

विशेष रूप से

1. आरजे 45 और मैगनेटिक्स को उसी स्थिति में रखा जाना चाहिए जैसा वे हैं। आरजे 45 से मैग्नेटिक्स के निशान 2 मिमी के भीतर लंबाई से मेल खाते हैं और सभी को अंतर जोड़े के रूप में रखा गया है। हालाँकि यह थोड़ा गड़बड़ है - क्या यह GBE प्रदर्शन के साथ कोई समस्या पैदा करेगा?
2. बाधाओं के कारण मैग्नेटिक्स के नीचे दो केंद्र नल के निशान हैं (POE के लिए) - क्या यह EMI मुद्दा बन जाएगा? (अनुप्रयोग नोट्स का सुझाव है कि मैग्नेटिक्स के नीचे के क्षेत्र से बचें)
3. पोस्ट मैग्नेटिक्स में दो विशेषताओं से सावधान रहना चाहिए - एक क्रिस्टल थरथरानवाला, और एक ट्रांसफ़ॉर्मर (कटआउट में) जो सिग्नल में शोर जोड़ सकता है। इससे कैसे बचा जा सकता है?
4. क्या स्वीकार्य तरीके से निर्धारित किए गए ph सिरे पर VIA / Stubs हैं?

क्या इस लेआउट की स्पष्ट कमियाँ हैं जो मुझे याद आ रही हैं?

Answer 1

चीजें जो वसंत को ध्यान में रखती हैं:

• आमतौर पर, आप अपने पीसीबी ट्रेस को ट्रांसमिशन लाइन के रूप में मॉडल करते हैं जिसकी शीर्ष परत पर बिल्कुल वैसी ही विशेषताएं होती हैं, जैसी नीचे की परत पर होती हैं। इस प्रकार, यह बहुत अंतर नहीं बनाता है, जहां आपके द्वारा एक ट्रेस की लंबाई पर; इसलिए एक दूसरे के ठीक बगल में ये "उल्लुओं की तरह दिखना" vias होने के बजाय, मैं उन्हें अपने ट्रेस के बीच में रखने के लिए पर्याप्त भरपाई करूंगा।
• R51, C5 टॉप लेयर पर भी हो सकता है
• मुझे आपके xtal या CPU की आवृत्तियों का पता नहीं है, लेकिन संभावना है कि गिगाबिट ईथरनेट के 125 Mbaud ज्यादा प्रभावित नहीं होंगे :) हालांकि, अगर आप युग्मन के बारे में परेशान हैं, तो आप शास्त्रीय स्टार पर विचार करना चाह सकते हैं- कई ग्राउंड-प्लेन आर्किटेक्चर की तरह। मुझे नहीं लगता कि यह यहां आवश्यक होगा - गिगाबिट ईथरनेट नेटवर्क PHYs 2016 में बिल्कुल रक्तस्रावी बढ़त नहीं है, इसलिए कुछ हस्तक्षेप के साथ भी, उन्हें काम करना चाहिए।
• बस मेरे द्वारा देखे जाने वाले लेआउट के भाग को देखकर, मैं कहूंगा कि यदि आप PHY को 90 ° से घुमाते हैं तो यह मार्ग आसान हो सकता है - लेकिन इससे पल भर में "प्रोसेसर साइड" की जटिलता आ सकती है। खेल में।
• मुझे लगता है कि आपका आरजे 45-मैग्नेटिक्स लेआउट ठीक है; मैं शायद आलसी हो गया था और बस दो अलग-अलग जोड़े को स्थानांतरित कर दिया था जो ट्रांसफार्मर के पिन से "डाउन" के दाहिने आधे हिस्से में हैं, और बाएं आधे "ऊपर"; लेकिन इससे आपको एक जोड़ी से नहीं बचाया जा सकेगा, यदि आप केवल एक तरफ से चुंबकीय पैड तक पहुँचने के लिए हैं, (जब तक कि आप आरजे 45 पिन के बीच दो निशान फिट नहीं करते हैं ...)। टोपोलॉजी हमेशा आपका दोस्त नहीं है: /

सूचना: 1GE में 125 MBaud की बॉड्रेट है, यानी भले ही पहले दो साइडबॉब्स पर विचार करें, आपको वास्तव में 375 मेगाहर्ट्ज से अधिक आवृत्तियों के बारे में चिंतित नहीं होना चाहिए। FR4 के साथ (विशिष्ट एप्सिलॉन के साथ), और बहुत सारे आलस के साथ फार्मूले आ रहे हैं, उस आवृत्ति की तरंग दैर्ध्य लगभग है$\frac15 \frac{c_0}{375\text{ MHz}}= \frac 15 \frac {3\cdot 10^8 \frac{\text m}{\text s}}{3.75 \cdot 10^8\frac1{\text s}}\approx \frac4{15}\approx 0.27\text{ m}=270\text{ mm}$, इसलिए 2 मिमी ट्रेस लंबाई का अंतर है, लेकिन 2.7 ° चरण त्रुटि ... मुझे लगता है कि आप ठीक हो जाएंगे, यहां तक ​​कि कुछ असम्भव मार्ग भी।

Comments

+ "डेम बूबी के माध्यम से" मैं थोड़ी बेहतर जगह लेगा + R51, C5 शीर्ष परत पर बाधित हैं + इसकी एक कम Mhz xtal, मैं ग्राउंड प्लान में एक स्लॉट और परत में ग्रंथि में एक अंगूठी जोड़ने के बारे में सोच रहा था। xtal के चारों ओर uProcessor + 90deg PHY की ओर वापस जाने के लिए यह सवाल है, केवल संभव रोटेशन 45d पर चुंबकत्व है egree

— किरन दुग्गन

+ आरजे 45> मैग् लेआउट को लंबाई कम करने से बेहतर किया जा सकता है, लेकिन फिर मुझे एक दूसरे के ऊपर (नीचे और ऊपर की परतों पर) समानांतर चलने वाले निशान मिलते हैं और मुझे यकीन नहीं है कि अगर यह एक अच्छा विचार है?

— कीरन दुग्गन

"डेम बूबी विअस" पर भी आवेदन नोटों के रूप में संभव के रूप में विअस को रखने का सुझाव देते हैं।

— कीरन दुग्गन

@KieranDuggan इसका कारण वर्तमान की वापसी है। जब आप ऊपर से नीचे की ओर बढ़ते हैं, तो रिटर्न करंट को संदर्भ विमान को 2 से 3 में बदलने की आवश्यकता होती है। क्या होता है यह ऐसा करने के लिए निकटतम संधारित्र पाता है। यह एक बड़े लूप क्षेत्र का निर्माण करता है, यदि कैपेसिटर दूर हैं यानी अधिक उत्सर्जन, प्रतिबाधा छूट आदि

— user110971

Answer 2

मैं किसी भी उच्च गति संकेतों के लिए सिंगल लेयर रूटिंग की वकालत करता हूं।

गिग ट्रैक को मैग्नेटिक्स की तरफ जमीन पर संदर्भित किया जाता है, लेकिन PHY पक्ष में बिजली की परत को संदर्भित किया जाता है। सिलाई कैपेसिटर का उपयोग करने से बचने के लिए आप मैग्नेटिक्स पर पावर को स्थानांतरित कर सकते हैं (स्पष्ट रूप से कुछ डीकॉउलर से जुड़ा) 4 परत करने के लिए और बस 1 गीगा पर सभी परत 1 को रूट करें; vias के साथ, कोई असंतोष नहीं होगा, लेकिन संदर्भ परत को मैग्नेटिक्स से PHY तक सभी तरह से ठोस होने की आवश्यकता होगी, जिसमें थोड़ा काम करने की आवश्यकता हो सकती है।

उस ने कहा, सिंगल लेयर रूटिंग का एक और फायदा है: एक नियंत्रित नियंत्रण बोर्ड में दो अलग-अलग परतों की प्रतिबाधा कभी भी 100% नहीं होगी । इसका मतलब है कि सिलाई के कैप के साथ भी, परत के परिवर्तन पर प्रतिबिंब (विशाल नहीं होंगे, लेकिन वे मौजूद होंगे)। एक विशिष्ट पीसीबी पर, 2 अलग-अलग परतों का प्रतिबाधा 10% या तो अलग-अलग होगा, एक पूर्ण वापसी पथ मानकर 9% से अधिक के प्रतिबिंब गुणांक के साथ।

आप वैकल्पिक रूप से, परत 2 के आधार पर क्षेत्र बना सकते हैं, जहां vias और ईथरनेट ट्रैक परत एक पर मौजूद हैं, लेकिन आपको फिर भी परत 3 से परत 2 में बदलने के लिए संदर्भ परत के लिए सिलाई व्यास की आवश्यकता होगी ।

मैंने आपकी छवि को दिखाने के लिए लिया है कि वे कहां जाएंगे:

यह इस तथ्य को नहीं बदलेगा कि आपके पास कुछ असंतोष होगा, लेकिन यह इसे न्यूनतम तक रखेगा। सिलाई व्यास संदर्भ परतों के बीच एक छोटा रास्ता प्रदान करते हैं; यदि वे वहां नहीं हैं, तो वापसी पथ को निकटतम बिंदु खोजने की आवश्यकता होगी, जिस पर रिटर्न करंट मिलता है - आगे दूर (एक निश्चित सीमा तक), बड़ा असंतोष।

सामान्य तौर पर, मैं चुंबकत्व के तहत कुछ भी नहीं डालने की कोशिश करता हूं, लेकिन जैसा कि आपके ट्रैक स्पष्ट रूप से जमीन की परत द्वारा परिरक्षित होते हैं, मैं उन लोगों के साथ एक प्रमुख मुद्दा नहीं देखता हूं।

Comments

+ बिजली की जटिलता के कारण परत क्रम और विमानों को समायोजित नहीं किया जा सकता है :( + सिलाई जोड़ vias जोड़ते हैं (वे R22 के आसपास सभी बेतरतीब ढंग से)

— किरन दुग्गन

मैग्नेटिक्स के नीचे के निशानों को एक पुल रेक्टिफायर में और फिर एक अन्य ट्रांसफार्मर के माध्यम से खिलाया जाता है - किसी भी इंजेक्टेड शोर के साथ इस सौदे की उम्मीद कर रहे हैं।

— किरन दुग्गन