सीपीयू आकार और विनिर्माण प्रक्रिया मर जाते हैं

Question

इसलिए CPU के लिए निर्माण प्रक्रिया हर दूसरी पीढ़ी (Intel के लिए) नीचे जाती है, लेकिन मुझे गणित सही नहीं लगी। मान लें कि हमारे पास 10 मिमी * 10 मिमी के आकार के साथ एक सीपीयू है, जो 100 मिमी ^ 2 का एक डाई क्षेत्र बनाता है। और चलो विनिर्माण प्रक्रिया को छोटा करते हैं चलो 100nm से 90nm तक कहते हैं, इसलिए 10% की कमी। क्या नई प्रक्रिया वाली समान चिप 9 मिमी * 9 मिमी के आयाम की होगी? इसका मतलब है कि कमी लंबाई में रैखिक है, और इसलिए मरने के आकार में द्विघात है, क्योंकि नए मरने का आकार 0.9 ^ 2 * 100 मिमी ^ 2 है।

कारण मैं पूछ रहा हूँ क्योंकि मैं सैंडी / आइवी ब्रिज सिकुड़ और मरने के आकार के आधार पर कुछ मोटा गणना कर रहा था, और एक अच्छा जवाब नहीं मिल सका। सैंडी ब्रिज 32nm था, आइवी 22nm था, यह ~ 1.45 का कारक है। विकिपीडिया के अनुसार दो सबसे तुलनीय मॉडल (4 कोर, एक ही L3 कैश) के मरने के आकार 216 मिमी ^ 2 और 1606 ^ 2 हैं। यह १.३५ का कारक बनता है जबकि इसे २ से अधिक होना चाहिए क्योंकि १.४५ ^ २ = २.१०। या उत्पादन प्रक्रिया मरने के आकार को रैखिक को प्रभावित करती है, न कि चौड़ाई / लंबाई को? लेकिन फिर: क्यों? और अन्य झींगे वास्तव में या तो जोड़ नहीं है। या वास्तविक समस्या उत्पादन प्रक्रिया के अलावा वास्तु परिवर्तन है? यानी अधिक ट्रांजिस्टर। मैं उलझन में हूं।

Comments

आइवी वास्तव में सैंडी ब्रिज से बड़ा है यदि आप प्रक्रिया में कमी के लिए सही हैं। 160 मिमी ^ 2 * 1.45 = 232 मिमी ^ 2 & gt; 216mm ^ 2

— Dan D.

खैर यह बिल्कुल सवाल है। क्या प्रक्रिया मरने के आकार में रैखिक है, जैसे आपने कहा था? या द्विघात?

— Basti

Answer 1

जैसा कि आप अपने प्रश्न के अंत की ओर संकेत करते हैं, आपको एक तीसरा कारक जोड़ना होगा: ट्रांजिस्टर की गिनती।

प्रत्येक ट्रांजिस्टर छोटा हो जाता है, लेकिन चूंकि ट्रांजिस्टर की संख्या भी बदलती है, कुल मृत्यु क्षेत्र ट्रांजिस्टर के आकार के प्रत्यक्ष अनुपात में नहीं बदलता है।

शायद चरम उदाहरण के लिए, एक पुराने CPU पर विचार करें जैसे शायद Intel 80486। मैं तुरंत सटीक, तुलनीय संख्याओं को खोजने के लिए प्रतीत नहीं कर सकता हूं, लेकिन 486 में लगभग एक लाख ट्रांजिस्टर थे और जो 600 एनएम की निर्माण प्रक्रिया थी। आइवी ब्रिज 22 एनएम प्रक्रिया का उपयोग करता है और 1.4 के आसपास crams एक अरब आकार में ट्रांजिस्टर लगभग 150 मिमी ^ 2 आकार में भिन्न होते हैं। प्रौद्योगिकी के 80486 स्तर के साथ हम तब आइवी ब्रिज के आकार के 1,000 गुना या 0.15 मीटर ^ 2 के क्रम पर एक मरना देख रहे होंगे।

Comments

ऐसे ट्रांजिस्टर भी हैं जो स्केल नहीं करते हैं जैसे कि ड्राइविंग I / O पिन (शायद महत्वपूर्ण नहीं)। एक चिप के क्षेत्र भी हैं जिनका आकार है तार सीमित; तार की चौड़ाई उतनी तेजी से नहीं सिकुड़ी है। इस तरह के मूल्यांकन की शिकायत करते हुए, 32nm से 22nm परिवर्तन भी FinFET के लिए एक संक्रमण था। इलेक्ट्रिकल इंजीनियरिंग एसई शायद अधिक विस्तृत उत्तर दे सके। (मैं हूँ नहीं एक ईई, टेलीविजन पर एक नहीं खेला है और कल रात हॉलिडे इन एक्सप्रेस में नहीं रुका था।)

— Paul A. Clayton