सामान्य तौर पर वे सभी SRAM के साथ कार्यान्वित किए जाते हैं।
(आईबीएम की पॉवर और zArchitecture चिप्स L3 के लिए DRAM मेमोरी का उपयोग करते हैं। इसे एम्बेडेड DRAM कहा जाता है क्योंकि इसे तर्क के रूप में एक ही प्रकार की प्रक्रिया तकनीक में लागू किया जाता है, जिससे फास्ट लॉजिक को DRAM के रूप में एक ही चिप में एकीकृत किया जा सकता है। POWER4 के लिए। चिप L3 ने eDRAM का उपयोग किया; POWER7 में L3 उसी चिप पर है जिस पर प्रसंस्करण कोर है।)
हालांकि वे SRAM उपयोग करते हैं, वे सभी का उपयोग नहीं करते ही SRAM डिजाइन। L2 और L3 के लिए SRAM को आकार के लिए अनुकूलित किया गया है (दी गई क्षमता को सीमित विनिर्माण योग्य चिप आकार बढ़ाने या किसी दिए गए क्षमता की लागत को कम करने के लिए) जबकि L1 के लिए SRAM की गति के लिए अनुकूलित होने की अधिक संभावना है।
इससे भी महत्वपूर्ण बात, पहुंच का समय भंडारण के भौतिक आकार से संबंधित है। जो दो आयामी लेआउट के साथ एक भौतिक अभिगम विलंबता होने की उम्मीद कर सकते हैं मोटे तौर पर क्षमता का वर्गमूल के लिए आनुपातिक। (गैर-समान कैश आर्किटेक्चर निम्न विलंबता पर कैश का सबसेट प्रदान करने के लिए इसका उपयोग करता है। हाल के इंटेल प्रोसेसर के L3 स्लाइस पर एक समान प्रभाव पड़ता है; स्थानीय स्लाइस में एक हिट में काफी कम विलंबता होती है।) यह प्रभाव ड्रैम को तेज कर सकता है। उच्च क्षमता पर SRAM कैश की तुलना में क्योंकि DRAM शारीरिक रूप से छोटा है।
एक अन्य कारक यह है कि अधिकांश L2 और L3 कैश टैग और डेटा के सीरियल एक्सेस का उपयोग करते हैं जहां अधिकांश L1 कैश समानांतर में टैग और डेटा एक्सेस करते हैं। यह एक पावर ऑप्टिमाइज़ेशन है (L2 मिस रेट्स L1 मिस रेट्स से अधिक हैं, इसलिए डेटा एक्सेस के बर्बाद होने की संभावना अधिक होती है; L2 डेटा एक्सेस में आमतौर पर अधिक ऊर्जा की आवश्यकता होती है - क्षमता से संबंधित; और L2 कैश में आमतौर पर उच्च एसोसिएटिविटी होती है। जिसका अर्थ है कि अधिक डेटा प्रविष्टियों को सट्टा पढ़ना होगा)। जाहिर है, डेटा तक पहुँचने से पहले टैग मिलान के लिए प्रतीक्षा करने के लिए डेटा को पुनः प्राप्त करने के लिए आवश्यक समय जोड़ देगा। (L2 पहुंच भी आम तौर पर केवल L1 मिस की पुष्टि होने के बाद शुरू होती है, इसलिए L1 मिस डिटेक्शन की विलंबता L2 की कुल पहुंच विलंबता में जोड़ी जाती है ।)
इसके अलावा, L2 कैश फाँसी इंजन से शारीरिक रूप से अधिक दूर है। एल 1 डेटा कैश को निष्पादन इंजन के करीब रखना (ताकि एल 1 हिट का आम मामला तेज हो) आमतौर पर इसका मतलब है कि एल 2 को दूर रखा जाना चाहिए।