CPU बड़े क्यों नहीं हैं? [बन्द है]

Question

सीपीयू अपेक्षाकृत छोटे होते हैं, और इंजीनियर उन्हें छोटा बनाने और एक ही सतह में अधिक ट्रांजिस्टर प्राप्त करने के लिए लगातार प्रयास कर रहे हैं।

CPU बड़े क्यों नहीं हैं? यदि लगभग 260 मिमी ^{2 की} मृत्यु 758 मिलियन ट्रांजिस्टर (एएमडी फेनोम II x4 955) हो सकती है। फिर 520 मिमी ² ट्रांजिस्टर की दोगुनी मात्रा और तकनीकी रूप से घड़ी की गति या कोर को दोगुना करने में सक्षम होना चाहिए। ऐसा क्यों नहीं किया जाता है?

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मैं सभी विवरण नहीं जानता, लेकिन मूल रूप से करीब ट्रांजिस्टर आदि चिप पर एक साथ अधिक कुशल हैं। इसलिए इस क्षेत्र को चौपट करने से चिप धीमी हो जाएगी।

— ChrisF

इसके अलावा, विशेष रूप से अनुप्रयोगों की वर्तमान स्थिति पर विचार करते हुए, आधुनिक दिन सीपीयू कुछ भी नहीं करने के लिए एक भयानक समय बिताते हैं। वे अपने अंगूठे को मोड़ते हैं जबकि हम, उपयोगकर्ता, यह पता लगाते हैं कि हम क्या करना चाहते हैं।

— सर्फस

@ क्रिस आप कम ट्रांजिस्टर संख्या के साथ डाई सिकुड़ने (कम क्षमता के परिणामस्वरूप गति हासिल) के प्रभाव को भ्रमित करते हैं। अपने आप से पूछें: क्या दोहरे कोर पर व्यक्तिगत कोर एक क्वाड कोर पर तेजी से चलेगा?

— कलाकार नोवे

यह किया जाता है - इंटेल के नए LGA2011 मंच को देखें।

— ब्रेकथ्रू

मैं बंद मतों से असहमत हूं। स्पष्ट कारण हैं कि बड़े चिप्स बनाने से कोई मतलब नहीं है जैसा कि शीर्ष उत्तरों द्वारा दिखाया गया है। तो यह एक विचारणीय प्रश्न नहीं है (जैसे "isos से बेहतर android है")। मुझे भी इस सवाल से दिलचस्पी थी!

— डेविड मियानी

Answer 1

आम तौर पर आप सही हैं: अल्पावधि में, बढ़ते हुए समानांतरकरण न केवल व्यवहार्य है, बल्कि जाने का एकमात्र तरीका है। वास्तव में, मल्टी-कोर, साथ ही कैश, पाइपलाइनिंग और हाइपर-थ्रेडिंग वही हैं जो आप प्रस्तावित करते हैं: चिप क्षेत्र के उपयोग में वृद्धि के माध्यम से गति प्राप्त करें। बेशक, सिकुड़ते हुए ज्यामितीय बढ़ते क्षेत्र के उपयोग से नहीं टकराते। हालांकि, मर उपज एक बड़ा सीमित कारक है।

डाई की उपज मरने के आकार के विपरीत अनुपात में बढ़ती है: बड़ी मौतें आमतौर पर वेफर त्रुटियों को "पकड़ने" के लिए अधिक होती हैं। यदि कोई वफ़र त्रुटि मर जाती है, तो आप उसे फेंक सकते हैं। डाई उपज स्पष्ट रूप से मरने की लागत को प्रभावित करती है। तो लागत बनाम लाभ प्रति मर के संदर्भ में एक इष्टतम डाई आकार है।

दोषपूर्ण सहिष्णु और निरर्थक संरचनाओं को एकीकृत करने के लिए महत्वपूर्ण रूप से बड़े मरने का एकमात्र तरीका है। यह वही है जो इंटेल अपने टेरा-स्केल प्रोजेक्ट (UPDATE: में करने की कोशिश करता है और डैन बताते हैं कि हर दिन के उत्पादों में पहले से ही अभ्यास किया जाता है)।

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आधुनिक जटिल सीपीयू / जीपीयू में मरने वाले दोष अक्सर सिर्फ बिनिंग में फ़ीड होते हैं। मध्य / ऊपरी स्तर के जीपीयू में आम तौर पर एक पूर्ण डाई हिस्सा होता है और एक या दो जिसमें कुछ उप-घटक होते हैं जो कम चिप डिज़ाइनों से अधिक मूल्य / क्षमता अंक प्राप्त करने के लिए अक्षम होते हैं। ऐसा ही CPU के साथ भी किया जाता है। AMD के ट्रिकोर चिप्स एक डिसेबल डिसएड के साथ क्वाड हैं, और LGA2011 चिप्स सभी 8 कोर पार्ट्स हैं। पूर्ण मृत्यु केवल एक्सोन के रूप में उपयोग की जा रही है। 4/6 कोर i7-2011s 8 कोर मर जाते हैं, जो भागों से अक्षम होते हैं। यदि मरने की त्रुटियां सही स्थानों पर आती हैं तो उन्हें सस्ते भागों के रूप में रखा जाता है। अधिक मॉड्यूलर GPU के लिए, त्रुटि दर कम बिन सेट करती है।

— दान नीली

@DanN धन्यवाद, मैंने इसे अपने उत्तर में जोड़ लिया है

— आर्टिस्टोसेक्स

Answer 2

बहुत सारी तकनीकी चिंताएं हैं (पथ की लंबाई बहुत लंबी हो जाती है और आप दक्षता खो देते हैं, विद्युत व्यवधान शोर का कारण बनता है), लेकिन प्राथमिक कारण बस इतना है कि कई ट्रांजिस्टर पर्याप्त रूप से शांत होने के लिए बहुत गर्म होंगे । यही कारण है कि वे मरने के आकार को कम करने के लिए बहुत उत्सुक हैं - यह एक ही थर्मल स्तरों पर प्रदर्शन को बढ़ाने की अनुमति देता है।

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मुझे निश्चित रूप से एक मानक डेस्कटॉप / लैपटॉप मशीन के संदर्भ में जोड़ना चाहिए।

— शिन्राय

पथ की लंबाई जरूरी नहीं बढ़ जाती है, वे एक स्थानीय चीज हैं: एक चिप पर दो कोर लगाने से एक कोर के अंदर पथ की लंबाई नहीं बढ़ेगी, क्या यह होगा? हीट लंपटता एक बड़े क्षेत्र पर भी वितरित होगी, इसलिए यह इतनी बड़ी समस्या नहीं है।

— 17

ठीक है, वहाँ बहुत सारी बारीकियों है, लेकिन मुझे नहीं लगा कि यह वारंट किया गया था। (मैं जरूरी कोर के संदर्भ में भी जरूरी नहीं हूं, क्योंकि यह सवाल उस बारे में स्पष्ट नहीं था।)

— शिन्राइ

मुद्दा यह है: मल्टी-कोर प्रोसेसर ठीक वही हैं जो ओपी ने प्रस्तावित किया था - चिप क्षेत्र के उपयोग में वृद्धि के माध्यम से गति।

— कलाकार नोवे

आप कैसे आंकते हैं हाइपर-थ्रेडिंग "बड़ा तेज़ कोर" है? हाइपरथ्रेडिंग सभी तर्कों पर आधारित है और इसका आकार से कोई लेना-देना नहीं है ... मतलब अगर वर्तमान कोर पर अतिरिक्त उपलब्ध है तो इसका उपयोग करता है। IE: यदि आपकी एमएमएक्स इकाई और एफपीयू किसी दिए गए कोर पर उपयोग में हैं तो आप पूर्णांक आधारित गणनाओं को रोक सकते हैं।

— सुपर

Answer 3

यहाँ दिए गए कई उत्तर अच्छे उत्तर हैं। सीपीयू का आकार बढ़ाने में तकनीकी समस्याएं हैं और इससे निपटने के लिए बहुत अधिक गर्मी होगी। हालांकि उनमें से सभी को पर्याप्त प्रोत्साहन दिया जाता है।

मैं जोड़ना चाहता हूं कि मेरा मानना ​​है कि एक केंद्रीय मुद्दा है: अर्थशास्त्र । सीपीयू को इस तरह से वेफर्स में बनाया जाता है , जिसमें प्रति वेफर बड़ी संख्या में सीपीयू होते हैं। वास्तविक निर्माण लागत प्रति वेफर है, इसलिए यदि आप एक सीपीयू के क्षेत्र को दोगुना करते हैं, तो आप केवल एक वेफर पर आधा फिट कर सकते हैं, इसलिए प्रति-सीपीयू मूल्य दोगुना हो जाता है। इसके अलावा, सभी वेफर हमेशा सही नहीं निकलते हैं, त्रुटियां हो सकती हैं। तो क्षेत्र को दोगुना करने से किसी विशिष्ट सीपीयू में दोष की संभावना दोगुनी हो जाती है।

इसलिए आर्थिक दृष्टिकोण से, वे हमेशा चीजों को छोटा बनाने का कारण बेहतर प्रदर्शन / मिमी ^ 2 प्राप्त करना है, जो मूल्य / प्रदर्शन का निर्धारण कारक है।

टीएल; डीआर: सीपीयू के क्षेत्र को दोगुना करने से अधिक लागत को दोगुना करने के लिए उल्लेखित अन्य कारणों के अलावा।

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यह मुख्य कारण है। हेनेसी और पैटरसन के कंप्यूटर आर्किटेक्चर पाठ्यपुस्तक के अध्याय 1 में निर्माण की प्रक्रिया और उन विचारों का वर्णन किया गया है जो ड्राइविंग सीपीयू में जाते हैं, जितना संभव हो उतना छोटा हो जाता है।

— स्टीव ब्लैकवेल

Answer 4

एक प्रोसेसर में अधिक ट्रांजिस्टर जोड़ना स्वचालित रूप से इसे तेज नहीं बनाता है।

पथ की लंबाई में वृद्धि == धीमी घड़ी दर।
अधिक ट्रांजिस्टर जोड़ने से पथ की लंबाई बढ़ जाएगी। किसी भी वृद्धि का उपयोग मूल्यवान होना चाहिए या इससे लागत, गर्मी, ऊर्जा में वृद्धि होगी, लेकिन प्रदर्शन में कमी होगी।

आप निश्चित रूप से हमेशा अधिक कोर जोड़ सकते हैं। वे ऐसा क्यों नहीं करते? खैर, वे करते हैं।

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मैं वास्तव में इस ऑफ़-टॉपिक पर यहाँ विचार नहीं करता (हालाँकि यह वहाँ पर भी विषय होगा)।

— शिनराई 19

हाँ मै सह्मत हूँ। मैं सिर्फ यही सोचता हूं कि वहां इसका बेहतर जवाब दिया जाएगा। मैंने लाइन हटा दी।

— 1960 पर user606723

Answer 5

आपकी सामान्य धारणा गलत है। एक डबल साइज डाई वाला सीपीयू का मतलब यह नहीं है कि यह डबल स्पीड के साथ काम कर सकता है। यह केवल अधिक कोर जोड़ने के लिए और अधिक स्थान जोड़ देगा (कुछ इंटेल कईकोर चिप्स को 32 या 64 कोर के साथ देखें) या बड़े कैश। लेकिन अधिकांश वर्तमान सॉफ़्टवेयर 2 कोर से अधिक का उपयोग नहीं कर सकते हैं।

इसलिए वृद्धि हुई डाई आकार समान ऊंचाई के लाभ के बिना मूल्य को बड़े पैमाने पर बढ़ाता है। यह (सरलीकृत) कारणों में से एक सीपीयू के रूप में वे हैं।

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यह काफी हद तक सही नहीं है - अधिक ट्रांजिस्टर के साथ, आप प्रसार-गहराई को कम कर सकते हैं इसलिए निर्देश पूरा करने के लिए कम घड़ी-चक्र लेते हैं। आप सही हैं कि इसका घड़ी की गति से कोई लेना-देना नहीं है , हालाँकि।

— ब्लूराजा - डैनी पफ्लुगुएफ्ट

Answer 6

इलेक्ट्रॉनिक्स एसएमएएलईआर में = फाइव 3 जीएचजेड को 20 मेगाहर्ट्ज की तुलना में बहुत छोटा होना चाहिए। जितना बड़ा इंटरकनेक्ट होगा, उतना ही बड़ा ईएसआर और धीमी गति।

ट्रांजिस्टर की मात्रा दोगुनी करना घड़ी की गति को दोगुना नहीं करता है।

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घड़ी की गति बढ़ाना गति हासिल करने का केवल एक तरीका है। दोहरी ट्रांजिस्टर एक और एक है। इसके अलावा, सिकुड़ते हुए संपर्क में मृत्यु क्षेत्र में वृद्धि नहीं होती है।

— कलाकार नोवे

@ कार्टिस्टोक्स, लेकिन बस ट्रांजिस्टर को दोगुना करना या तो तेज नहीं करता है। इसे एक तरह से इंजीनियर बनाने की जरूरत है जो उन ट्रांजिस्टर का फायदा उठाएगा। अधिक ट्रांजिस्टर (एक ही मिमी के साथ) का मतलब आमतौर पर कम घड़ी होता है।

— user606723

Answer 7

कच्चे वेफर्स के उत्पादन की लागत एक कारक है। मोनोक्रिस्टलाइन सिलिकॉन मुक्त नहीं है , और शोधन प्रक्रिया कुछ महंगी है। इसलिए अपने कच्चे माल का अधिक उपयोग करने से लागत बढ़ जाती है।

Answer 8

बड़े जीवित चीजें, कृत्रिम या नहीं, डायनासोर की तरह, शिथिल हैं। अनुपात क्षेत्र / मात्रा उनके अस्तित्व के लिए उचित नहीं है: ऊर्जा के बारे में बहुत सारी बाधाएं - हर रूप - अंदर और बाहर।

Answer 9

कनेक्टेड नोड्स (ट्रांजिस्टर) के नेटवर्क के रूप में सीपीयू के बारे में सोचें। अधिक क्षमता प्रदान करने के लिए नोड्स की संख्या और उनके बीच के मार्ग एक हद तक बढ़ जाते हैं, लेकिन यह वृद्धि रैखिक है। तो सीपीयू की एक पीढ़ी में एक लाख नोड्स हो सकते हैं, अगले में 1.5 मिलियन हो सकते हैं। सर्किट के लघुकरण के साथ, नोड्स और पथों की संख्या एक छोटे पदचिह्न में संघनित होती है। वर्तमान निर्माण प्रक्रिया 30 नैनोमीटर तक नीचे है।

मान लीजिए कि आपको प्रति नोड पांच इकाइयों और दो नोड्स के बीच पांच इकाइयों की दूरी की आवश्यकता है। अंत तक, एक सीधी रेखा में आप 1 सीएम अंतरिक्ष में 22222 नोड्स की एक बस बना सकते हैं। आप एक वर्ग CM में 493 मिलियन नोड्स का एक मैट्रिक्स बना सकते हैं। सर्किट का डिज़ाइन सीपीयू के तर्क को समाहित करता है। अंतरिक्ष को दोगुना करने से गति में वृद्धि नहीं होती है, यह सिर्फ सर्किट को अधिक तार्किक ऑपरेटर बनाने में सक्षम करेगा। या मल्टी-कोर सीपीयू के मामले में सर्किट को समानांतर में अधिक काम संभालने की अनुमति देता है। पदचिह्न बढ़ने से वास्तव में घड़ी की गति कम हो जाएगी क्योंकि इलेक्ट्रॉनों को सर्किट के माध्यम से लंबी दूरी की यात्रा करनी होगी।