फ्लिप-फ्लॉप आमतौर पर घड़ी के बढ़ते किनारे पर क्यों ट्रिगर होते हैं?

Question

आमतौर पर डिजिटल डिजाइन में, हम फ्लिप-फ्लॉप से ​​निपटते हैं जो कि 0 से 1 घड़ी संकेत संक्रमण (पॉजिटिव-एज ट्रिगर) पर ट्रिगर होता है, जैसा कि 1-टू-0 संक्रमण (नेगेटिव-एज ट्रिगर) के विपरीत है। मैं इस सम्मेलन के बारे में पहले से ही अनुक्रमिक सर्किट पर अध्ययन कर रहा हूं, लेकिन अब तक इस पर कोई सवाल नहीं उठाया गया है।

क्या सकारात्मक-बढ़त ट्रिगर और नकारात्मक-बढ़त के बीच का चुनाव मनमाना है? या क्या कोई व्यावहारिक कारण है कि सकारात्मक-बढ़त के कारण फ्लिप-फ्लॉप प्रमुख हो गए हैं?

Comments

जिस तरह से इस तरह की चीजें होती हैं, उनमें से कोई एक होता है, कोई और करता है, किसी और को हार्डवेयर संगत बनाने की जरूरत होती है, और ऐसा ही होता है, और कुछ साल बाद आपके पास एक आकस्मिक मानक होता है।

— कॉनर वुल्फ

मैं फ्लिप-फ्लॉप के साथ काम करता हूं जो ज्यादातर फॉलिंग एज हैं। मैं बिल्कुल विपरीत सवाल था!

— स्वानंद

Answer 1

सबसे अच्छा अनुमान: पॉजिटिव-एज ट्रेंड 1970 के दशक से पहले संभव के रूप में थोड़ा क्षेत्र / भागों का उपयोग करने की कोशिश कर रहे डिजाइनों का एक प्रतिफल है । प्रति वेफर चिप की संख्या में वृद्धि करके उत्पादन के लिए एक लागत बचत उपाय। आधुनिक पॉज़ / नेग-एज डीएफएफ में अक्सर कुल क्षेत्र समान होते हैं, इसलिए सकारात्मक-बढ़त की प्रवृत्ति अब विरासत अभ्यास है।

क्षेत्र की बचत ने "शास्त्रीय" डी-फ्लिप-फ्लॉप डिजाइन तैयार किए। डी-फ्लिप-फ्लॉप के आधुनिक मास्टर / दास घटक दो 5-ट्रांजिस्टर लैच का उपयोग कर सकते हैं; पेटेंट WO1984003806 A1 और US4484087 A दोनों ने 23 मार्च 1984 को दायर किया था। 8-ट्रांज़िटर डी-लैच का पेटेंट 6 फरवरी, 1970 को दायर किया गया था; US3641511 ए । एसआर / SnRn latches पर आधारित सादगी डिजाइनों के लिए, डी-लैच / एस-सेल पेटेंट का उपयोग करके डिजाइन के लिए "शास्त्रीय" और "आधुनिक" के रूप में संदर्भित किया जाएगा।

एक IC डिजाइन में, एक NAND गेट कम क्षेत्र का उपयोग करता है तो NOR गेट एक NMOS और PMOS की विशेषता गुणों के कारण। वहाँ के रूप में, क्षेत्र की बचत आकार प्रवृत्ति cascades। D-latches का फॉर्म SnRn latches, फिर SR latches से छोटा होता है। क्लासिकल डी-फ्लिप-फ्लॉप डिज़ाइन इन लॉजिक गेट्स पर आधारित हैं। कई डिज़ाइनों की खोज करने के बाद क्लासिकल पॉजिटिव-एज डिज़ाइन हमेशा छोटे होते हैं, फिर क्लासिकल नेगेटिव-एज डिज़ाइन। चिप्स की लागत अनुकूल होने के कारण मॉडर्न में माइग्रेशन हुआ: क्षेत्र की बचत बनाम रॉयल्टी शुल्क।

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क्षेत्र के अंतरों को प्रदर्शित करने के लिए थोड़ा गहरा खुदाई:

शास्त्रीय सकारात्मक-धार डी-फ्लिप-फ्लॉप: योजनाबद्ध आधारित विकिपीडिया का क्लासिकल पॉजिटिव-एज- ट्रिगर्ड डी फ्लिप-फ्लॉप विवरण और आरेख पांच NAND2 और एक NAND3 का उपयोग करके। यह कुल तेरह NMOS और तेरह PMOS का उपयोग करता है।

^{इस सर्किट का अनुकरण करें - सर्किटलैब का उपयोग करके बनाई गई योजनाबद्ध}

सबसे अच्छा शास्त्रीय नकारात्मक-किनारे डी-फ्लिप-फ्लॉप जो मुझे मिल सकता है वह दो डी-लैचेस और दो इनवर्टर का उपयोग करता है। योजनाबद्ध संदर्भित प्रपत्र http://students.cs.byu.edu/~cs124ta/labs/L02-FSM/HowToUseMasterSlave.html । यह कुल अठारह NMOS और अठारह PMOS का उपयोग करता है। ऊपर शास्त्रीय posedge पर एक पलटनेवाला रखने से इस डिजाइन की ट्रांजिस्टर गिनती कम हो जाएगी। किसी भी मामले में, शास्त्रीय नकारात्मक-बढ़त बड़ा है तो सकारात्मक-बढ़त डिजाइन।

^{इस सर्किट का अनुकरण करें}

एक आधुनिक डी-फ्लिप-फ्लॉप डिज़ाइन पेटेंट WO1984003806 A1 और US444040A A के आधार पर निम्नलिखित देख सकते हैं पांच ट्रांजिस्टर डी-लैच विवरण के । यह कुल पांच NMOS और फाइस PMOS का उपयोग करता है; शास्त्रीय की तुलना में बड़े क्षेत्र की बचत। मास्टर / गुलाम के आदेश को उलटने से बराबर आकार का एक नकारात्मक-किनारा फ्लिप-फ्लॉप बन जाएगा।

^{इस सर्किट का अनुकरण करें}

मैं केवल सबसे छोटे संभव डिजाइनों का प्रदर्शन कर रहा हूं। डिजाइन बहुत डिजाइन आवश्यकताओं, मानक सेल पुस्तकालयों, रीसेट / पूर्व निर्धारित सुविधाओं, या अन्य कारणों के आधार पर कर सकते हैं।

Comments

ये एक अच्छा बिंदु है। मैं घड़ी वितरण से समस्या का सामना कर रहा था, लेकिन मैं देख सकता हूं कि डीएफएफ वास्तुकला अलग कैसे हो सकती है। हालांकि, मुझे लगता है कि नकारात्मक बढ़त के कारण फ्लॉप की एक नंद-आधारित वास्तुकला भी हो सकती है। क्या आप उस वास्तुकला की योजना को जोड़ सकते हैं जिसके बारे में आप बात कर रहे हैं?

— ट्रैविसबार्टले

@ trav1s, मैंने अपने जवाब को उदाहरणों और कुछ पेटेंट अनुसंधान के साथ अद्यतन किया।

— ग्रेग

मुझे आश्चर्य है कि चिप्स किस हद तक अन्य तकनीकों का उपयोग करते हैं जो बाहरी रूप से लागू घड़ी के किनारों के आधार पर संचालित करने की आवश्यकता होती है? उदाहरण के लिए, दो-चरण क्लॉकिंग और सेमी-डायनेमिक लॉजिक का उपयोग करके, प्रति फ्लॉप प्रति ट्रांजिस्टर की आवश्यक संख्या को सात तक कम किया जा सकता है [एक पूरी तरह से गतिशील दृष्टिकोण छह होगा, लेकिन एक सातवें ट्रांजिस्टर को जोड़ने से एक पूरी तरह से स्थिर "होल्ड" स्थिति को जोड़ने की अनुमति मिलती है ]।

— सुपरकट

@ महान, महान काम। आपकी खोज सिर्फ वही है जो मैंने उम्मीद की थी। अंत में वह 10T ट्रांजिस्टर एक खूबसूरत चीज है।

— ट्रैविसबार्टले

दिलचस्प जवाब और बहुत ही व्यावहारिक। आप कह रहे हैं कि posedge का चलन 70 के दशक से पहले आया था, लेकिन यह मेरे निष्कर्षों के अनुरूप नहीं है (मेरा उत्तर देखें)। आपने इस तारीख को क्या बनाया है? बस एक अनुमान है, या क्या आपके पास कुछ अतिरिक्त जानकारी है? यदि यह बाद की बात है, तो मुझे एक संदर्भ प्राप्त करने में खुशी होगी (अपने जवाब में सुधार करने के लिए :))

— वासिली

Answer 2

यहाँ कुछ आधार धारणाएँ हैं जो एक अन्य पोस्ट में शामिल थीं (जो मुझे अब नहीं मिल सकती हैं)।

यदि आप कुल तर्क तत्वों और क्लॉक लॉजिक की कुल संख्या (एफएफ के शिप की कुल संख्या) की गणना करते हैं, तो वे संभवतः प्रोसेसर और माइक्रोप्रोसेसरों, इंटेल, डीईसी आदि में होने जा रहे हैं। इसका प्रकटन यह है कि आप एक छोटे समूह के साथ समाप्त होते हैं। लोग / टीमें, जो कई दशकों के डिजाइन के लिए जिम्मेदार हैं, आंतरिक कामकाज का विवरण नहीं है।

इसके विपरीत, आपके पास कई अलग-अलग टीमें हैं, जो ASIC प्रवाह पर काम कर रही हैं, कई और परियोजनाओं के साथ लेकिन इसी से कम मात्रा है।

अधिकांश प्रोसेसर डिज़ाइन वास्तव में सकारात्मक या नकारात्मक धार वाले नहीं होते हैं, लेकिन एक डबल कुंडी, एनओसी (नॉन ओवरलैप्ड क्लॉक) मानार्थ घड़ी योजना का उपयोग करके डिज़ाइन किए जाते हैं।

तो आप एक इनपुट के साथ समाप्त होते हैं -> (लॉजिक क्लाउड) -> क्लॉक से घड़ी -> लॉजिक क्लाउड -> लैच - क्लॉक स्कीम से। जो एक मास्टर स्लेव एफएफ का विहित रूप है जो तर्क के अंदर भरा हुआ है।

इस तरह की डिजाइन कार्यप्रणाली के कई फायदे हैं, लेकिन अतिरिक्त जटिलता भी है।

एक और दुर्भाग्यपूर्ण बात यह है कि इस डिजाइन पद्धति को अधिकांश विश्वविद्यालयों में नहीं पढ़ाया जाता है। इंटेल x86 के सभी डिजाइन इस प्रकार के हैं (एक को आंतरिक ऑपरेशन के साथ इंटरफेस के बाहरी संचालन को भ्रमित नहीं करना चाहिए) उल्लेखनीय संश्लेषित एसओसी कोर के साथ जो वे मोबाइल हैंडसेट के लिए डिजाइन कर रहे हैं।

इस पर एक उत्कृष्ट प्रवचन "डेली, विलियम जे। और जॉन डब्ल्यू। पोल्टन" में पाया जा सकता है। डिजिटल सिस्टम इंजीनियरिंग। कैम्ब्रिज यूनिवर्सिटी प्रेस, 1998. सेक्शन 9.5 "ओपन लूप सिंक्रोनस टाइमिंग" <-आकर्षक शीर्षक पर चर्चा करता है। लेकिन "एज-ट्रिगर टाइमिंग" को उद्धृत करने के लिए, हालांकि, शायद ही कभी उच्च अंत माइक्रोप्रोसेसरों और सिस्टम डिजाइन में उपयोग किया जाता है, क्योंकि इसका परिणाम क्लॉक स्क्यू पर निर्भर न्यूनतम चक्र समय में होता है।

हां, पूरी तरह से पांडित्यपूर्ण जवाब। लेकिन एक महत्वपूर्ण कार्यप्रणाली जो बहुत कम ज्ञात है, यह देखते हुए कि इन डिजाइनों में कितने कुल ट्रांजिस्टर हैं (बहुत सारे और बहुत सारे)।

Comments

मैंने इसे तीन बार पढ़ा, लेकिन मैं अभी भी नहीं देख पा रहा हूं कि यह ओपी के सवाल से कैसे संबंधित है ...

— वासिली

इसके अलावा, यह कहते हुए कि सीपीयू केवल कुंडी से बनाए जाते हैं, थोड़ा अतिशयोक्ति है (शायद "बिट" भी नहीं है)। उच्च प्रदर्शन क्रिटिकल लॉजिक (मुख्य रूप से डेटा पाथ) में लैच का उपयोग किया जाता है, लेकिन अभी भी कई फ्लिप-फ्लॉप मौजूद हैं। कुंडी का मुख्य नुकसान समय विश्लेषण कठिनाई है - कुंडी आधारित डिजाइन की "समय उधार" क्षमता के कारण (वही क्षमता जो इस डिजाइन को "तेज" बनाती है), समय बंद करने के लिए कुंडी आधारित डिजाइन का परीक्षण करना बहुत मुश्किल है। सीपीयू के गैर-महत्वपूर्ण भागों में मुख्य रूप से एफएफ का उपयोग किया जाता है।

— वासली

शीर्षक में मुख्य शब्द "आमतौर पर" - 1) डिज़ाइन किए गए विभिन्न प्रकार के चिप्स के कुल # में है - फिर एएसआईसी प्रवाह और किनारे ट्रिगर सामान्य रूप से होगा। 2) अगर कुल # शेप्ड लॉजिक एलिमेंट / ट्रांजिस्टर सीपीयू डिज़ाइन जीतते हैं और फिर बेस्ड डबल क्लॉक जीत हासिल करते हैं और फिर स्टेटमेंट अमान्य है।

— प्लेसहोल्डर 14

आंतरिक ऑपरेशन क्या है, यह निर्धारित करने के लिए आप इन चिप्स के इंटरफ़ेस को नहीं देख सकते। जैसा कि मैंने कहा कि एक मास्टर गुलाम फ्लिप फ्लॉप दो चरण की घड़ी के दो लॉजिक क्लाउड लॉच आधारित डिजाइन का एक सरलीकृत संस्करण है। समय का विश्लेषण मुश्किल नहीं है, वास्तव में यह सरल है। आप बस अपने घड़ी डोमेन के बारे में बेहतर होंगे।

— प्लेसहोल्डर

नहीं, कुंजी शब्द "फ्लिप-फ्लॉप" और "घड़ी के किनारे" हैं। Latches स्तर संवेदनशील उपकरण हैं जो संवेदनशील नहीं हैं। सेब और संतरे आदमी - अगर मैं जानना चाहता हूं कि संतरे क्यों हैं, तो तथ्य यह है कि कई लोग हैं जो सेब पसंद करते हैं पूरी तरह से अप्रासंगिक हैं।

— वासिली

Answer 3

वर्तमान सीएमओएस प्रौद्योगिकी का प्रदर्शन (शक्ति / क्षेत्र / गति / लागत के संदर्भ में) इस्तेमाल की जाने वाली ट्रिगर योजना के प्रति असंवेदनशील प्रतीत होता है।

मैं उपर्युक्त कथन को कठोरता से सिद्ध नहीं कर सकता क्योंकि इसके लिए प्रारंभिक ज्ञान और शोध की बहुत आवश्यकता है, और यहां तक ​​कि प्रमाण का सारांश भी उत्तर के लिए बहुत लंबा होगा। मेरे सर्वश्रेष्ठ ज्ञान के लिए कोई मतभेद नहीं हैं, इसलिए मुझे केवल यह मान लेने दें कि यह मामला है।

मैं या तो नहीं जानता कि अगर फ्लिप-फ्लॉप के बारे में आपका बयान आमतौर पर घड़ी के सकारात्मक किनारे पर शुरू हो रहा है तो सही है (मुझे विश्वास है कि यह है)। मुझे लगता है कि यह निम्नलिखित चर्चा के उद्देश्य के लिए भी सही है।

उपरोक्त सभी मान्यताओं के तहत मुझे सिर्फ दो संभावनाएँ दिखाई देती हैं:

• पॉजिटिव एज ट्रिगर एक मानक बन गया क्योंकि पिछले कुछ समय में इसके कुछ स्पष्ट फायदे थे। इस लाभ का फायदा उठाने वाली तकनीक पुरानी हो जाने के बाद, सकारात्मक बढ़त के कारण अभी भी वास्तविक मानक बना हुआ है।
• पॉजिटिव एज ट्रिगर बिना किसी इंजीनियरिंग वैधता के एक मानक बन गया, अर्थात इसने किसी भी तार्किक परिवार और अतीत में किसी भी प्रौद्योगिकी नोड में कोई लाभ नहीं दिया।

यह देखने के लिए कि पॉजिटिव एज ट्रिगरिंग कब एक मानक बन गई, मैंने इंटेल की सीपीयू क्लॉकिंग योजनाओं के विकास का पालन करने का फैसला किया :

1. $\phi _2$
2. 8086 : सीएलके के नकारात्मक किनारे पर डेटा आउट का लैचिंग किया गया ।
3. 80386 : सीएलके 2 का सकारात्मक उपयोग ।
4. 80486 : सीएलके के सकारात्मक किनारे का इस्तेमाल किया ।
5. पेंटियम : सीएलके का सकारात्मक उपयोग ...

ऐसा लगता है कि इंटेल ने नकारात्मक बढ़त ट्रिगर के साथ शुरू किया था (यदि यह शब्द बहुत पहले सीपीयू पर लागू किया जा सकता है), लेकिन 386 से शुरू होने वाले सकारात्मक किनारे ट्रिगर पर स्विच किया गया।

8086 ने HMOS तकनीक (कुछ प्रकार के डेपलेट -लोड NMOS लॉजिक ) का इस्तेमाल किया जबकि 80386 CHMOS था (यह एक तरह का CMOS है)। ऐसा लगता है कि सकारात्मक बढ़त के ट्रिगर को अपनाने के साथ सीएमओएस तकनीक को अपनाया गया। हमने मान लिया कि CMOS सकारात्मक बढ़त को ट्रिगर करने के लिए कोई लाभ नहीं देता है, इसलिए ऐसा लगता है कि यह सम्मेलन मनमाना है।

हालाँकि, हमें तीन बिंदुओं को ध्यान में रखना चाहिए:

• हमने वह वर्तमान मान लिया सीएमओएस तकनीकें कोई लाभ नहीं देती हैं।
• उपरोक्त धारणा किसी भी रूप में सिद्ध या बहस नहीं थी।
• डेटाशीट से यह स्पष्ट हो जाता है कि डेटा आउट किस किनारे पर है, हालाँकि यह आंतरिक कार्यान्वयन का प्रतिनिधित्व नहीं कर सकता है।

स्पष्ट रूप से, अतिरिक्त शोध के लिए जगह है। जारी रहती है...