चार-परत पीसीबी में डेकोप्लिंग संधारित्र कैसे रखें?

Question

मैंने डिकॉपिंग कैपेसिटर के प्लेसमेंट के बारे में एक तकनीकी दस्तावेज खोजा और मुख्य विचार निम्न चित्र में दिखाया गया है:

मुझे लगता है कि यह उचित है लेकिन क्या मुझे एक ही परत में डिकॉउपिंग कैपेसिटर और MCU डालना होगा? अन्य उपकरणों को रखना मेरे लिए सुविधाजनक नहीं है। इसलिए मैं नीचे की परत में डिकूपिंग कैपेसिटर लगाने का विकल्प चुनता हूं

My PCB एक चार-लेयर (सिग्नल-पॉवर-गैंड-सिग्नल) एक है और जब मैं पॉवर और gnd को विभाजित करता हूं तो दो vias को MCU के पिंस के करीब ले जाता है, ऊपर की पिक्चर और पॉवर की gnd लेयर में नेट शामिल नहीं होगा। क्या तस्वीर में मामला f जैसा ही अच्छा प्रदर्शन है? क्या मुझे इस मामले में वीआईएस का समावेश करना होगा?

Comments

अपने डेकोपिंग संधारित्र को नीचे की तरफ रखने की कोशिश करके आपने डिवाइस पिंस और कैपेसिटर के बीच कोई प्रत्यक्ष वायस तांबा कनेक्शन होने के पूरे विचार को हराया है। आज के आईसी में होने वाली उच्च स्विचिंग गति के साथ यह प्रत्यक्ष तांबा कनेक्शन पहले से कहीं अधिक महत्वपूर्ण है। हस्तक्षेप करने वाले वीआईएस ट्रेस में श्रृंखला अधिष्ठापन को जोड़ते हैं और आईसी पिन से संधारित्र को प्रभावी ढंग से अपघटित करते हैं।

— माइकल करस

बहुत सारे चिप आपूर्तिकर्ता यह निर्दिष्ट करेंगे कि आप जिस चिप का उपयोग कर रहे हैं उसे कैसे अलग करना है और इसके अलावा (ई) अन्य तरीकों से उपकरणों की एक विशाल सरणी के लिए काम करेंगे या नहीं। हालांकि, कुछ उपकरणों के लिए कैप को वस्तुतः पिंस पर डेरा डालना पड़ता है। जिस तरह की डिवाइस के बारे में मैं सोच रहा हूं, वह है एसएमपीएस चिप्स, हाई-स्पीड कॉम्स, आरएफ डिवाइस आदि। निर्माता के ब्लर्ब को पढ़ें - लेआउट वरीयताओं पर लगभग हमेशा कुछ उल्लेख किया गया है।

— एंडी उर्फ

एफडब्ल्यूआईडब्ल्यू, मुझे यकीन नहीं है कि मैं पूरी तरह से पहली छवि में आरेख से सहमत हूं। मैं तर्क दूंगा कि A वास्तव में सबसे अच्छा कनेक्शन लेआउट है, जो इस बात पर निर्भर करता है कि आप क्या करने की कोशिश कर रहे हैं। A वास्तव में बिजली के पिनों को सबसे प्रभावी ढंग से कम करेगा, लेकिन यह बिजली की पटरियों के बाहर शोर को स्विच नहीं करेगा। एफ डिकूपिंग पर कम प्रभावी है, लेकिन यह अधिक प्रभावी ढंग से पावर रेल से शोर को बाहर रखता है। बी और सी ए और एफ डी का मिश्रण हैं और ई निश्चित रूप से खराब लेआउट हैं, हालांकि।

— कॉनर वुल्फ

हा हा हा। कैप्सूल्स को डिकॉप करने में समस्या यह है कि लगभग सभी को यह गलत लगता है - अब तक की सभी टिप्पणियों और उत्तरों सहित। किसी के इरादे से कोई अपराध नहीं, यह एक कठिन विषय है जिसमें बहुत सारे FUD हैं! हॉवर्ड जॉनसन (Google उसे) ने अपनी कई किताबों में यहाँ वर्णित मिथकों को दूर किया है। बुनियादी विफलता जो लोग अभी बना रहे हैं, वह यह है कि वे पूरी तरह से अनदेखा कर देते हैं कि डिकूपिंग कैप भी एसी सिग्नल बायपास कैप हैं। यह देखते हुए कि एकमात्र आरेख जो काम करता है, वह ओपी से ज्यादातर हरा है, लेकिन आपको शीर्ष पर vias की आवश्यकता नहीं है और टोपी पीसीबी के नीचे या शीर्ष पर हो सकती है।

@oilpig Decoupling ऊर्जा को स्टोर करने और फिर इसे पावर रेल में वापस फैलाने की क्षमता है। बाईपास टोपी के माध्यम से एसी सिग्नल रिटर्न पथ को बिजली और जमीनी रेल के बीच स्विच करने की अनुमति देने की क्षमता है।

Answer 1

यह विश्लेषण करने के लिए एक जटिल समस्या है और इसके कई हिस्से केवल तब महत्वपूर्ण होते हैं जब आप किसी विशिष्ट उत्पाद पर एक विशिष्ट आवृत्ति पर एक समस्या में भाग लेते हैं जो किसी को पता नहीं है कि कैसे ठीक किया जाए।

हालांकि यह उत्तर एक साइड पॉइंट की तरह है, यह कुछ मान्यताओं को संबोधित करता है। हम बाईपास कैप के बारे में बात कर रहे हैं जो केवल चिंता उच्च आवृत्ति शोर है और बड़ी शक्ति नहीं है। उच्च आवृत्ति शोर का उपयोग अखंड सिरेमिक कैप (चिंता का ईएसआर कम से कम के साथ किया जाता है क्योंकि यह आपके न्यूनतम प्रतिबाधा प्राप्त करने योग्य है)। बड़ी शक्ति प्रवाह को बड़े टैंटलम कैप की आवश्यकता होती है। यहां आवृत्ति प्रदर्शन देखें:

आप अपने फायदे के लिए SFR (सेल्फ रेजोनेंट फ्रिक्वेंसी) का इस्तेमाल कर सकते हैं। यदि आपको 1 गीगाहर्ट्ज़ घड़ी के माध्यम से समस्या है, तो आप एक और बाईपास कैप को जोड़कर शुरू कर सकते हैं, जो कि 1Ghz से थोड़ा अधिक स्व-गुंजयमान है। 0402 10pF (अनुभव से, ग्राफ से नहीं) 1Ghz के आस-पास काफी आत्म-गुंजयमान हैं।

हालाँकि यह कहानी का केवल एक हिस्सा है। उच्च आवृत्तियों पर क्या होता है? माउंटेड इंडक्शन एक भूमिका निभाता है और वह वह जगह है जहां लेआउट बोर्ड में परतों के बीच भी आता है। उदाहरण के लिए एक SMD कैप के साथ बोर्ड में एक पावर लेयर और ग्राउंड लेयर में निम्न माउंटेड इंडक्शन लूप मॉडल है - लाल रंग में दिखाया गया है:

FR4 में 2 विमानों (पावर / gnd) के एक उदाहरण में आप देख सकते हैं कि उच्च आवृत्तियों पर भी संधारित्र के बढ़ते हुए एक बड़ा अंतर कर सकते हैं। काली ट्रेस कैप के बिना है। नीले और लाल दो अलग-अलग बढ़ते टोपोलॉजी दिखाते हैं जो अलग-अलग बढ़ते प्रेरण दिखाते हैं।

विरोधी प्रतिध्वनि उच्च दरों पर अधिक समस्याएं पैदा कर सकती हैं। और आप सोच सकते हैं कि आपको 1GHz + शोर की परवाह नहीं है, लेकिन FCC हो सकता है, और यदि आप अपने डिजिटल 500Mhz संकेतों पर साफ किनारों चाहते हैं, तो आपको उस वर्ग तरंग के लिए बहुत सारे हार्मोनिक्स की आवश्यकता होगी। उदाहरण के लिए 100Mhz की घड़ी में 0.5nS वृद्धि का समय कम से कम 900Mhz हार्मोनिक की जरूरत है।

तो पैकेज के बारे में क्या कहेंगे? आपको आउटपुट ड्रायवर, इनपुट पिन, बॉन्डिंग वायर, ग्राउंड पिन, पावर पिन ... (फी एक्ब = पीसीबी) मिल गया है

एक पूर्ण मॉडल कुछ इस तरह दिखेगा (क्रॉस-कपलिंग प्रभाव सहित)। कैविटी प्लेन वह जगह है जहाँ मरने का प्रतिनिधित्व किया जाएगा। (पैकेज बाईपास कैप के लिए समतुल्य एल + आर के साथ भाग को अनदेखा करें - बोर्ड बाईपास पर कुछ आईसी के साथ एक बिट के लिए जो इस प्रश्न के लिए मामला नहीं है)।

माइक्रोवेव जांच, एक उच्च आवृत्ति नेटवर्क विश्लेषक और विशेष टीडीआर अंशांकन जुड़नार का उपयोग करके पावर / ग्राउंड विमानों और क्रॉस कपलिंग के संदर्भ में पैकेज के प्रभाव का अनुमान लगाया जा सकता है।

अब सबसे ऊपर है कि आपके पास यह सवाल है कि कैप कहां लगाएं। मुझे हावर्ड जॉनसन का एक अच्छा लेख मिला जो दिखाता है कि सिस्टम का एक मॉडल कैसे करना है और इसका विश्लेषण और माप कैसे करना है। यहां एक उदाहरण लेआउट और प्रत्येक भाग को देखने और इसे अनुकूलित करने का तरीका बताया गया है।

दुर्भाग्य से प्रस्तुति आपके विशिष्ट मामले को vias या IC को vias करने के लिए नहीं जाती है। आप मॉडल के साथ खेल सकते हैं और देख सकते हैं जो अधिक बाईपास प्रदान करता है लेकिन कैप इफेक्ट्स, और प्लेन कपलिंग की शक्ति को याद रखें। मेरी शर्त यह है कि अगर चिप आपका शोर स्रोत है, तो मरने के बीच सभी अधिष्ठापन को कम से कम किया जाए और टोपी सबसे अच्छा परिणाम प्रदान करेगी जिससे टोपी के लिए vias भी पास हो और केस एफ की तरह सममित हो।

संपादित करें: यह मेरे लिए हुआ है कि मुझे यह सारी जानकारी संक्षेप में प्रस्तुत करनी चाहिए। चर्चा से आप देख सकते हैं कि उच्च आवृत्ति कार्य के कई पहलू हैं जिन पर सावधानीपूर्वक विचार करने की आवश्यकता है:

• संधारित्र का प्रकार चुना (पैकेज का आकार, सामग्री और मूल्य)
• पावर-ग्राउंड विमान की समाई और प्रतिध्वनि
• संधारित्र बढ़ते अधिष्ठापन (ICD / X2Y जैसे विशेष SMD उच्च आवृत्ति कैप पैकेज हैं)
• डिजिटल डिजाइनों को उच्च आवृत्ति वाले हार्मोनिक्स की आश्चर्यजनक मात्रा की आवश्यकता होती है
• आईसी पैकेजिंग प्रकार
• अंत में लेआउट

$L_2=L_4=0$$L_1=L_3=minimum$

$L_2=L_4\ne0$$L_1=L_3=small$

इसके अलावा यह मॉडल दिखाता है कि ग्राउंड उछाल को कम करने के लिए लेआउट को सममित क्यों बनाया जाना चाहिए और ग्राउंड बाउंस को कम करने के लिए और स्पाइक्स को ग्राउंड पाथ और पावर पाथ दोनों को समान रूप से रखने के लिए प्रभावी होना चाहिए।

Comments

शायद "केस एफ के साथ कुछ गलत हो सकता है, L2 = L4 = 0 और L1 = L2 = न्यूनतम" द्वारा uC शोर स्रोत के उपरोक्त लेआउट मॉडल का अनुकूलन करता है? L2 एक ही समय में 0 और न्यूनतम कैसे हो सकता है? इसके अलावा, मैं "हावर्ड जॉनसन द्वारा अच्छा लेख" नहीं जोड़ सका। क्या आप मुझे एक और दे सकते हैं?

— तेलपिग

@oilpig लेख लिंक काम करता है। शायद इसे फिर से कोशिश करें?

— efox29

$L_1$$L_3$

Answer 2

संधारित्र रखने में आपका लक्ष्य आपूर्ति रेल के एसी प्रतिबाधा को कम करना है। आप इन सभी चीजों को करना चाहते हैं:

• प्रतिरोध को कम करें
• न्यूनतम अधिष्ठापन
• अधिकतम समाई

ट्रेस लंबाई मान काफी कम और मोटी हैं, प्रतिरोध अधिष्ठापन के सापेक्ष नगण्य होगा। अधिक समाई जोड़ना आसान है। न्यूनतम अधिष्ठापन कठिन हिस्सा है।

अधिष्ठापन की गणना वास्तव में जटिल है, लेकिन अंगूठे का एक नियम है जो सरल है: अधिष्ठापन उस क्षेत्र से आनुपातिक है जो लूप द्वारा संलग्न क्षेत्र में होता है जिसमें वर्तमान प्रवाह होता है। चूंकि उच्च आवृत्तियों पर, पावर रेल के इंडक्शन (प्रतिरोध नहीं) अधिक महत्वपूर्ण प्रतिबाधा है, आपका लक्ष्य यह सुनिश्चित करना है कि डिकूपिंग कैप के माध्यम से इंडक्शन सब कुछ के माध्यम से इंडक्शन से कम है। आदर्श रूप से, एक बड़े अंतर से, चूंकि आप जो अनिवार्य रूप से बना रहे हैं वह एक फिल्टर है जो आईसी द्वारा बिजली की आपूर्ति की पटरियों पर उत्पन्न होने वाली उच्च आवृत्ति शोर को ध्यान में रखता है।

^{इस सर्किट का अनुकरण करें - सर्किटलैब का उपयोग करके बनाई गई योजनाबद्ध}

यदि आप C1 को नीचे की ओर रखते हैं, तो आप L3 पर अधिक प्रेरण जोड़ रहे हैं, ताकि शोर को vias से गुजरने की आवश्यकता हो। यह शीर्ष पर होने से भी बदतर है, लेकिन क्या यह काफी अच्छा है? यह आपके आवेदन पर निर्भर करेगा और आप कितना शोर सहन कर सकते हैं।

यदि आपके प्रस्तावित लेआउट में चार vias होने जा रहे हैं, तो बेहतर होगा कि चारों को पावर प्लेन से जोड़ा जाए। इसके अलावा, उन्हें जितना संभव हो उतना पैड के करीब ले जाएं, जैसे कि आपको उन्हें कनेक्ट करने के लिए निशान की भी आवश्यकता नहीं है। यह समग्र अधिष्ठापन को कम कर देगा। आपको संधारित्र "अतीत" को शोर धाराओं को बनाने के बारे में चिंता करने की आवश्यकता नहीं है। आपूर्ति रेल (L2) का अधिष्ठापन उच्च-आवृत्ति की धारा को करने के लिए मजबूर करेगा, क्योंकि रेल बहुत बड़ी हैं और इसमें बहुत अधिक लूप क्षेत्र है। इसके बजाय, अपने संधारित्र (L1, L3) के लिए अधिष्ठापन को न्यूनतम करने पर ध्यान केंद्रित करें।

यह भी ध्यान रखें कि यद्यपि L2 बढ़ने से फ़िल्टर में सुधार होगा, यदि आप इसे संधारित्र को बिजली के विमानों से दूर जा रहे vias को स्थानांतरित करके करते हैं (जैसा कि आपके उदाहरण F में है), तो आप इसे लूप ऐन्टेना में शामिल करके कर रहे हैं आपका लेआउट यह आपको बदतर ईएमआई प्रदर्शन और बदतर ग्राउंड उछाल देगा। यदि आपको यहां प्रतिबाधा जोड़ना है, तो कम रिसाव के साथ एक रोकनेवाला या एक प्रारंभ करनेवाला का उपयोग करें। हालांकि मुझे लगता है कि यह आवश्यक है: सीपीयू के चारों ओर एक पीसी मदरबोर्ड की तरह कुछ बहुत ही उच्च गति लेआउट का निरीक्षण करें, और आपको लेआउट के लिए अपरिहार्य और आंतरिक से परे कोई भी L2 या R2 नहीं मिलेगा। यदि आप एक और घटक जोड़ने जा रहे हैं, तो दूसरे डिकम्प्लिंग कैपेसिटर को क्यों न जोड़ें, जो कैपेसिटेंस को दोगुना कर देगा, और अवांछनीय अधिष्ठापन को आधा कर देगा?

Comments

अपने U1 को पूरा करने के लिए VCC और GND दोनों के लिए पिन + बॉन्ड वायर इंडक्शन / कैपेसिटेंस मॉडल दिखाना चाहिए, जिसमें एक स्विचिंग नॉइज़ सोर्स हो। करीब आप कैप प्राप्त कर सकते हैं फिर U1 के लिए बेहतर बाईपास प्रदर्शन होगा। इसके अलावा R1 = 0 इस मामले में काफी वैध है।

— user6972

"डेकोपिंग कैपेसिटर या कम पास फिल्टर" से आपका क्या अभिप्राय है? मेरे लिए कम-पास फ़िल्टर के रूप में विचार करना नया है। लेकिन मुझे लगता है कि यह मुझे स्पष्ट करता है। यह मुझे बताता है कि मुझे R2 को बड़ा बनाना चाहिए। तब समय निरंतर बड़ा होगा और कट-ऑफ फ्रीक्वेंसी छोटी होगी, इसलिए पावर रेल में अधिक उच्च आवृत्ति का शोर नहीं होगा। R2 को बड़ा बनाने का एक तरीका स्थानीय बिजली का आकार है जो एक ही बिंदु पर पूरे पावर रेल को जोड़ता है। क्या यह उचित है?

— तेलपिग

@oilpig मेरा मतलब है, यदि आप योजनाबद्ध को देखते हैं, तो यह एक कम-पास फिल्टर है। R2 या L2 को बड़ा बनाने से वास्तव में फ़िल्टरिंग प्रदर्शन में सुधार होगा। ऐसा करने का एक तरीका वास्तव में एक अवरोधक या प्रारंभ करनेवाला जोड़ना है। बेशक, इससे बिजली की आपूर्ति प्रतिबाधा भी बढ़ जाती है, जो एक अलग समस्या हो सकती है। आमतौर पर, आपूर्ति की बाधा पहले से ही पर्याप्त है, और एल 2 या आर 2 केवल बहुत संवेदनशील या शोर घटकों के लिए, या एक बोर्ड के पूरे वर्गों के लिए बिजली फिल्टर करने के लिए जोड़ा जाता है।

— फिल फ्रॉस्ट

@ilpig भी, संपादन देखें

— फिल फ्रॉस्ट

Answer 3

बिजली के आवेश कई रास्तों से होकर बहते हैं।

मैं उस पथ को चित्रित करने की कोशिश करता हूं जो इलेक्ट्रॉन हर बार यात्रा करते हैं जब चिप बिजली की एक जोड़ी के माध्यम से बिजली की एक नाड़ी खींचती है - एक सकारात्मक, दूसरा जीएनडी। पूरे बोर्ड पर प्रत्येक कैपेसिटर के लिए, इलेक्ट्रॉन उस कैपेसिटर से एक बंद पथ (एक सर्किट) में कुछ पथ से एक पावर पिन तक जाते हैं, और दूसरे पावर पिन को वापस उसी कैपेसिटर से बाहर करते हैं।

उस बंद मार्ग का कुल लूप क्षेत्र इसके अधिष्ठापन के लिए आनुपातिक है।

कम प्रतिबाधा वाले रास्ते स्वचालित रूप से अधिक शुल्क ले जाएंगे। जब तक आप कम प्रतिबाधा के साथ कम से कम एक रास्ता प्रदान करते हैं, तब तक शुल्क स्वचालित रूप से इसका लाभ उठाएगा।

यदि उस पथ में किसी समतल विमान की तरह कुछ विस्तृत संवाहक शामिल हैं, तो उस तल के माध्यम से कई संभावित मार्ग हैं। नाड़ी की शुरुआत में आवेश स्वचालित रूप से उस विशेष पथ का लाभ उठाएंगे जो उस कंडक्टर के माध्यम से लूप क्षेत्र को कम से कम करेगा और न्यूनतम अधिष्ठापन - यह एक अच्छी बात है।

मेरे पास एक पीसीबी था जहां एडीसी के लिए कैपेसिटर एडीसी से बोर्ड के विपरीत तरफ थे। मैंने उन कैपेसिटर को हटाने के बाद काफी कम शोर को मापा और बोर्ड के एक ही तरफ एडीसी के पावर पिंस में क्लैडेड कैपेसिटर को जोड़ा। मेरी समझ यह है कि सुधार पूरी तरह से अधिष्ठापन के माध्यम से समाप्त करने के कारण है।

उपरोक्त चित्र में MCU के पिन के करीब दो vias पावर और gnd लेयर के नेट में शामिल नहीं होंगे।

4 केस लग रहे हैं।

1. संधारित्र बोर्ड के एक ही तरफ आईसी पावर पिंस पर बैठता है। लूप संधारित्र से जाता है, एक पावर पिन में, दूसरे पावर पिन से, कैपेसिटर के पीछे। अधिकांश चिप्स के लिए, यह कम से कम लूप क्षेत्र देता है, न्यूनतम अधिष्ठापन।
2. संधारित्र बोर्ड के विपरीत तरफ बैठता है, और इसके और चिप के बीच के 4 व्यास बिजली और जीएनडी विमानों से जुड़े होते हैं। लूप संधारित्र से जाता है, समानांतर में 2 vias के माध्यम से, एक पावर पिन में, अन्य पावर पिन को बाहर, अन्य 2 vias के माध्यम से समानांतर में, संधारित्र को वापस।
3. संधारित्र बोर्ड के विपरीत तरफ बैठता है, और इसके बीच 2 वीआईएएस और चिप बिजली और जीएनडी विमानों से जुड़े होते हैं। लूप संधारित्र से जाता है, एक पॉवर पिन के माध्यम से, एक पॉवर पिन से, दूसरी पॉवर पिन से, दूसरे के माध्यम से, संधारित्र पर वापस जाता है।
4. संधारित्र बोर्ड के विपरीत तरफ बैठता है, और इसके बीच 2 वीआईए और चिप को शक्ति और जीएनपी विमानों से सावधानीपूर्वक अलग किया जाता है। 2 अन्य वायस संधारित्र को शक्ति और GND विमानों से जोड़ते हैं। वीआईएस को अलग करने से वे बिजली या जीएनडी विमानों से नहीं जुड़ते हैं, केवल कुल शुद्ध प्रतिबाधा में वृद्धि कर सकते हैं, जिससे ग्राउंड उछाल बदतर हो जाता है - मैं ऐसा करने का कोई कारण नहीं देख सकता।

(२) और (४) में एक ही स्थान पर वास्तव में एक ही स्थान पर कब्जा करने की व्यवस्था है।

कुछ उच्च-गति वाले डिजिटल उपकरणों और कुछ उच्च-सटीक एनालॉग डिवाइसों के लिए आपको (1) का उपयोग करने की आवश्यकता होती है - अन्य विकल्प बिल्कुल काम नहीं करेंगे। इस तरह के उपकरण आमतौर पर डेटा शीट में इसका उल्लेख करेंगे।

कुछ उपकरण विकल्प (2) या (3) के साथ पर्याप्त रूप से काम करेंगे। उनके पास बदतर जमीन-उछाल और बदतर ईएमआई / आरएफआई / ईएमसी है, लेकिन अगर परिणाम अभी भी एफसीसी की सीमा से काफी नीचे है और पर्याप्त रूप से काम करता है, तो रूटिंग को सरल बनाने के लिए इसके लायक हो सकता है।

संपादित करें:

स्टीवन डोबरसेविच। "Freescale सेमीकंडक्टर AN2127 / D: " चित्रा 2 MPC55x डबल साइडेड कंपोनेंट प्लेसमेंट एप्लीकेशन में MPC500- आधारित ऑटोमोटिव पावरट्रेन सिस्टम के लिए EMC दिशानिर्देश "केस 2 की सिफारिश करता है: प्रोसेसर से बोर्ड के विपरीत पक्ष पर कैपेसिटर, प्रोसेसर और के साथ कैपेसिटर प्रत्येक सीधे और कई vias के साथ सकारात्मक और GND विमानों से जुड़ा हुआ है।

Decoupling इंजीनियरिंग में कम से कम समझा विषयों में से एक है।

"पीसीबी में शोर से बचना" पीसीबी पर शोर से बचने के लिए कुछ सुझाव हैं। विशेष रूप से, हेनरी डब्ल्यू। ओट द्वारा "एक मिश्रित सिग्नल पीसीबी का विभाजन और लेआउट" बिल्कुल वही दिखाता है जहां "शोर धाराएं" स्थित हैं, बताते हैं कि ध्यान से अलग-अलग मैदान कभी-कभी चीजों को थोड़ा बेहतर बनाते हैं, और वास्तविक समस्या को कैसे ठीक करते हैं (और कनेक्ट कर रहे हैं) एक ठोस जमीन तल बनाने के लिए सभी आधार एक साथ) सबसे अच्छा है। GND प्लेन के माध्यम से (या GND प्लेन के किसी भी अन्य भाग को) ध्यान से अलग करना काउंटर-प्रोडक्टिव है।

या तो (ए) वह रास्ता न्यूनतम अधिष्ठापन का मार्ग है, और इससे कोई फर्क नहीं पड़ता कि आप ध्यान से अलग करते हैं कि जीएनडी के माध्यम से या नहीं - उनमें से अधिकांश एक ही पथ की यात्रा करते हैं चाहे जीएनडी से कोई संबंध हो या न हो। या (बी) कुछ अन्य मार्ग है जिसमें एक छोटा लूप क्षेत्र है, इसलिए कम अधिष्ठापन, जिसमें मामले को ध्यान से अलग करना कि GND के माध्यम से उस अधिष्ठापन को बदतर (बड़ा) बना देगा और EMC / EMI / RFI को बदतर बना देगा।

Comments

कारण है कि मैं संधारित्र पैटर्न (4) का उपयोग कर रहा है कि MCU से शोर सीधे बिजली या gnd परत पर नहीं जा सकता है। उन्हें पहले इस कैप से गुजरना होगा। क्या इसमें कोई समस्या है?

— ऑइलपिग जूल 1'13

इसके अलावा, मेरे पास आपके लूप के बारे में कुछ प्रश्न हैं (1) - (4)। करंट को पावर और gnd लेयर के बीच में प्रवाहित करना चाहिए ।so, (1): power-via-cap-MCU-via-gnd; (2) (3) बिजली-द्वारा-टोपी / एमसीयू-द्वारा-gnd; (4) बिजली के माध्यम से-कैप-द्वारा-एमसीयू-द्वारा-टोपी-द्वारा-gnd; (1) और (4) सुविधा के लिए MCU से POWER / GND तक शोर को अलग कर सकते हैं, मैं (4) चुन सकता हूं।

— तेलपग

मैं आपके प्रश्न को काफी नहीं समझता। शायद आप इसे एक नए शीर्ष-स्तरीय प्रश्न के रूप में पोस्ट कर सकते हैं, जैसा कि अनुशंसित है "उत्तर के रूप में अनुवर्ती प्रश्नों को पोस्ट न करें। इसके बजाय एक नया प्रश्न पूछें।"

— दाविदरी

Answer 4

एक decoupling संधारित्र, कुछ चीजें रखने:

1. यह आईसी के पावर पिन के रूप में संभव के रूप में शारीरिक रूप से करीब होना चाहिए।
2. डिकैप toPWR और GND vias को जोड़ने वाले निशान मोटे और यथासंभव छोटे होने चाहिए।
3. अगला आता है कि क्या TOP या BOTTOM पर रखा जाना चाहिए? इसका उत्तर है कि डिकैप को पावर प्लेन के करीब रखा जाना चाहिए, ताकि वह आसानी से टैप कर सकता है और आईसी को डिलीवर कर सकता है। उदाहरण: अगर Layer 2 TOP से पॉवर प्लेन प्लेस IC है, तो लेयर 3, अगर पॉवर 3 TOP से पॉवर प्लेन है, तो IC को बॉटम लेयर पर रखें। यह बिंदु केवल विषम पीसीबी स्टैक-अप के लिए मान्य है, क्योंकि लूप एरिया समान रहता है। सममित स्टैक-अप के लिए।
4. चूंकि डिकैप्स स्टोरिंग चार्ज के लिए टैंक के रूप में भी कार्य करते हैं, टेंटालम एसएमडी जैसे कम ईएसआर (प्रभावी श्रृंखला प्रतिरोध) मूल्य कैपेसिटर, छेद वाले लोगों के मुकाबले बेहतर प्रदर्शन देते हैं।

Comments

-1 बिंदु के लिए 3. गलत तर्क के साथ गलत सलाह।

— फोटॉन

हाय फोटॉन सर, कृपया मेरे द्वारा बताए गए बिंदुओं के लिए सही स्पष्टीकरण दें, क्योंकि मैं पिछले 2 वर्षों से इन तकनीकों का उपयोग कर रहा हूं और यह ठीक काम कर रहा है।

— AKR

सबसे पहले, आप पावर प्लेन पर शोर को फिल्टर करने के लिए सामान्य डिकॉप्लिंग कैप के एक मामले के बारे में बात कर रहे हैं। ओपी एक ऐसे मामले के बारे में पूछ रहा है जहां वह एक विशिष्ट स्रोत से शोर को कम करने की कोशिश कर रहा है।

— फोटॉन

दूसरा, यहां तक ​​कि सामान्य डिकंपलिंग मामले के लिए, चाहे डिकूपिंग कैप पावर प्लेन के करीब हो, प्रदर्शन को प्रभावित नहीं करेगा। यदि यह ग्राउंड प्लेन के करीब है, तो यह ग्राउंड प्लेन (संतुलित परत स्टैकअप के कारण) से आगे है। तो कुल लूप क्षेत्र समान है चाहे टोपी ऊपर या नीचे हो।

— फोटॉन

यह मेरी गलती है, मैंने सवाल को विस्तार से नहीं पढ़ा और जवाब दिया कि मैं जल्दी में था। दूसरा, पावर प्लेन के करीब के कैपेसिटिव पीसीबी स्टैक-अप के लिए ठीक काम करता है। लेकिन, जैसा कि आपने कहा कि यह सममित स्टैक-अप के लिए समान है।

— AK44