मैं किसी भी बाहरी घटकों (एडीसी के अलावा) का उपयोग किए बिना एक FPGA में एक चरण लॉक को लागू करना चाहता हूं। सरलता के लिए एक साधारण बाइनरी पल्स को लॉक करना पर्याप्त है। संकेतों की आवृत्ति घड़ी का ~ 0.1-1% है। मैं ऑनबोर्ड घड़ी पीएलएल का उपयोग नहीं कर सकता क्योंकि वे आमतौर पर हैं:
- कॉन्फ़िगर करने योग्य नहीं (संश्लेषण के दौरान सेट)।
- चिड़चिड़ा।
- उस आवृत्ति का समर्थन न करें जिसकी मुझे आवश्यकता है।
मैं साहित्य के माध्यम से छंटनी कर रहा हूं और कुछ बाइनरी चरण में बंद लूप पाया गया है। सबसे उल्लेखनीय एक "पल्स चोरी" डिजाइन है जिसे मैं वांछित होने पर लिंक पोस्ट कर सकता हूं। मैंने कुछ सफलता के साथ लागू और संश्लेषित किया है, लेकिन इसका घबराना और लॉक रेंज विज्ञापन के रूप में अच्छा नहीं था। मुझे बाहरी डीवीसीओ का उपयोग करने में भी सफलता मिली है, लेकिन मैं पसंद करूंगा कि क्या मैं चिप पर सब कुछ लागू कर सकता हूं।
एक डिजिटल सर्किट डिजाइन या सही दिशा में एक संकेत भी मददगार होगा (मैं थोड़ी देर के लिए इसके खिलाफ अपना सिर पीट रहा हूं), एक सिद्ध FPGA कार्यान्वयन अद्भुत होगा, लेकिन अपेक्षित नहीं।
ADDED 10-27-2010
वास्तविक DPLL डिज़ाइन जिसका मैंने उपयोग किया है, में लूप फ़िल्टर के रूप में "रैंडम वॉक फ़िल्टर" है (पहले वर्णित "पल्स चोरी" नहीं, मेरे नोट्स जो अच्छी तरह से काम नहीं करता था) के माध्यम से जा रहा है, जो तब DCO को क्लॉक दालों को ड्राइव करता है । लॉक-इन रेंज DCO में डिवाइडर के माध्यम से सेट की गई है। लूप की संवेदनशीलता यादृच्छिक चलने की लंबाई को अलग करके स्थापित की जाती है।
जिस पेपर में यह पाया जाता है वह इस पोस्ट के अंत में उद्धृत किया गया है। इसके कुछ हिस्सों को स्वयं लागू करने के बाद, मैंने पाया कि यह वास्तव में पहले से ही OpenCores पर लागू किया गया था, हालांकि यह पता चला है कि पिछले कुछ महीनों में परियोजना को हटा दिया गया था, लेकिन मेरे पास वेरिलॉग फाइलें सहेजी गई हैं यदि कोई भी उन्हें चाहता है।
यामामोटो, एच।; मोरी, एस।; , "बाइनरी का प्रदर्शन सभी डिजिटल चरण-बंद लूप को अनुक्रमिक फ़िल्टर के एक नए वर्ग के साथ" संचार, IEEE लेनदेन पर, Vol.26, नंबर 1, पीपी। 35- 45, जनवरी 1978।
doi: 10.1109 / TCOM.1978.1093972
URL: http://ieeexplore.ieee.org/stamp/stamp.jsp?tp=&arnumber=1093972&isnumber=23895