सभी डिजिटल चरण लॉक लूप


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मैं किसी भी बाहरी घटकों (एडीसी के अलावा) का उपयोग किए बिना एक FPGA में एक चरण लॉक को लागू करना चाहता हूं। सरलता के लिए एक साधारण बाइनरी पल्स को लॉक करना पर्याप्त है। संकेतों की आवृत्ति घड़ी का ~ 0.1-1% है। मैं ऑनबोर्ड घड़ी पीएलएल का उपयोग नहीं कर सकता क्योंकि वे आमतौर पर हैं:

  1. कॉन्फ़िगर करने योग्य नहीं (संश्लेषण के दौरान सेट)।
  2. चिड़चिड़ा।
  3. उस आवृत्ति का समर्थन न करें जिसकी मुझे आवश्यकता है।

मैं साहित्य के माध्यम से छंटनी कर रहा हूं और कुछ बाइनरी चरण में बंद लूप पाया गया है। सबसे उल्लेखनीय एक "पल्स चोरी" डिजाइन है जिसे मैं वांछित होने पर लिंक पोस्ट कर सकता हूं। मैंने कुछ सफलता के साथ लागू और संश्लेषित किया है, लेकिन इसका घबराना और लॉक रेंज विज्ञापन के रूप में अच्छा नहीं था। मुझे बाहरी डीवीसीओ का उपयोग करने में भी सफलता मिली है, लेकिन मैं पसंद करूंगा कि क्या मैं चिप पर सब कुछ लागू कर सकता हूं।

एक डिजिटल सर्किट डिजाइन या सही दिशा में एक संकेत भी मददगार होगा (मैं थोड़ी देर के लिए इसके खिलाफ अपना सिर पीट रहा हूं), एक सिद्ध FPGA कार्यान्वयन अद्भुत होगा, लेकिन अपेक्षित नहीं।

ADDED 10-27-2010

वास्तविक DPLL डिज़ाइन जिसका मैंने उपयोग किया है, में लूप फ़िल्टर के रूप में "रैंडम वॉक फ़िल्टर" है (पहले वर्णित "पल्स चोरी" नहीं, मेरे नोट्स जो अच्छी तरह से काम नहीं करता था) के माध्यम से जा रहा है, जो तब DCO को क्लॉक दालों को ड्राइव करता है । लॉक-इन रेंज DCO में डिवाइडर के माध्यम से सेट की गई है। लूप की संवेदनशीलता यादृच्छिक चलने की लंबाई को अलग करके स्थापित की जाती है।

जिस पेपर में यह पाया जाता है वह इस पोस्ट के अंत में उद्धृत किया गया है। इसके कुछ हिस्सों को स्वयं लागू करने के बाद, मैंने पाया कि यह वास्तव में पहले से ही OpenCores पर लागू किया गया था, हालांकि यह पता चला है कि पिछले कुछ महीनों में परियोजना को हटा दिया गया था, लेकिन मेरे पास वेरिलॉग फाइलें सहेजी गई हैं यदि कोई भी उन्हें चाहता है।

यामामोटो, एच।; मोरी, एस।; , "बाइनरी का प्रदर्शन सभी डिजिटल चरण-बंद लूप को अनुक्रमिक फ़िल्टर के एक नए वर्ग के साथ" संचार, IEEE लेनदेन पर, Vol.26, नंबर 1, पीपी। 35- 45, जनवरी 1978।

doi: 10.1109 / TCOM.1978.1093972

URL: http://ieeexplore.ieee.org/stamp/stamp.jsp?tp=&arnumber=1093972&isnumber=23895


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कृपया 'पल्स चोरी' डिजाइन से लिंक करें-ऐसा कोई कारण नहीं है।
केविन वर्मर

जवाबों:


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क्या आप लक्ष्य आवृत्ति, घबराना और लूप बैंडविड्थ (बसने के लिए आवश्यक समय) के बारे में अधिक जानकारी पोस्ट कर सकते हैं? इसके अलावा, आप किस तरह के थरथरानवाला का उपयोग करना चाहते हैं (डीएसी के साथ बाहरी, बिना डिटेरिंग के? / चिप डिजिटल काउंटर / संचायक पर)?

यदि आप एक डिजिटल "ऑसिलेटर" (यानी एक अतिप्रवाह संचायक) और उसके घबराहट से खुश हैं, तो बाकी सर्किट काफी सरल हो सकते हैं:

  • एक काउंटर (PFD) संदर्भ और (वैकल्पिक रूप से विभाजित) PLL आउटपुट के बीच चक्रों की संख्या की गणना करता है,
  • एक डिजिटल फिल्टर - कुछ भी यह मान लेगा कि यह एकीकरण (एक संचायक) करता है और इसमें लूप को स्थिर करने के लिए शून्य (माइनस (या प्लस?) स्केल्ड PFD आउटपुट) है, वैकल्पिक रूप से लूप बैंडविड्थ के ऊपर एक या एक से अधिक डंडे को कम करने के लिए। संदर्भ आवृत्ति पर नियंत्रण मूल्य "लहर" (केवल अगर फ्रीफ मायने रखता है)
  • डिजिटल फिल्टर आउटपुट (DVCO कंट्रोल वैल्यू) के सबसे महत्वपूर्ण बिट्स ओवरफ्लो करने वाले संचायक (DVCO) के इनपुट के रूप में दिए गए हैं।

लूप बैंडविड्थ के लिए के रूप में, अगर समय को निपटाकर लागू नहीं किया जाता है, तो इसे सभी घटकों के शोर योगदान के आधार पर तय करें।

  • अगर घबराना मुख्य रूप से संदर्भ या पीएफडी से आता है - एक छोटे बैंडविड्थ का उपयोग करें,
  • यदि थरथरानवाला से शोर आता है - इसे बढ़ाएं।

यदि संदर्भ संकेत चरण या आवृत्ति संग्राहक है - तो संदर्भ को संशोधित करने वाले सिग्नल की सबसे छोटी आवृत्ति की तुलना में एक लूप बैंडविड्थ का उपयोग करें।

ट्रिकियर तकनीकों का उपयोग किया जाता है यदि आउटपुट आवृत्ति घड़ी की आवृत्ति के करीब या बराबर होती है और / या अगर कम घबराना या बहुत तेज लॉकिंग रेंज की आवश्यकता होती है। हो सकता है कि आपके मामले में उनकी आवश्यकता न हो, इसके अलावा वे एक FPGA कार्यान्वयन के लिए अच्छी तरह से अनुकूल नहीं हो सकते हैं।


यदि कोई उदाहरण के लिए स्थिर आवक सिग्नल की आवृत्ति को 16 से गुणा करना चाहता है और उसके पास एक घड़ी है जो उसके सापेक्ष तेज है, तो प्रत्येक किनारे और पिछली के बीच घड़ियों की संख्या को मापने के विपरीत एक डिजिटल फिल्टर का उपयोग करने से क्या फायदा है एक, और यह पता लगाना कि किस आवृत्ति पर आउटपुट होना चाहिए ताकि आउटपुट पल्स जो कि अगले इनपुट क्लॉक एज के साथ मेल खाना चाहिए? यदि इनपुट घड़ी घबराना एक घड़ी चक्र से अधिक नहीं है, तो आउटपुट घबराना लगभग अच्छा होना चाहिए। दूसरी इनपुट पल्स मिलते ही ऐसी स्कीम एक साफ आउटपुट का उत्पादन शुरू कर सकती है।
सुपरैट

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यदि आप थोड़ी घबराहट को सहन कर सकते हैं, लेकिन ज्यादातर डेटा रिकवरी के लिए एक स्पष्ट घड़ी के खिलाफ सटीक क्लॉकिंग की आवश्यकता होती है, तो आप कैन स्टैंडर्ड पीएलएल (उस पीडीएफ के पृष्ठ 67 पर शुरू) जैसे कुछ को लागू करना चाह सकते हैं । यह एक अतिप्रवाह काउंटर पर आधारित काम करता है जिसे नाममात्र रूप से सही ढंग से ट्यून किया जाना चाहिए, लेकिन आने वाली पल्स स्ट्रीम में किनारों तक सिंक्रनाइज़ किया जाता है।

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