IC चिप पर VDD + 0.3V इनपुट लिमिट कहां से आती है?

Question

विभिन्न प्रकार के एकीकृत सर्किट हैं जो यह निर्दिष्ट करते हैं कि उनका इनपुट वोल्टेज काफी व्यापक (पूर्ण अधिकतम) सीमा तक हो सकता है, जैसे -0.3V से 6.0V ( रेफरी , पीडीएफ पेज 4), और फिर "इनपुट वोल्टेज किसी भी पिन पर" बाधा जो इनपुट वोल्टेज पर निर्भर करती है , जैसे -0.3V से VDD + 0.3V।

वह, प्रभाव में, चिप को I / O सहिष्णु नहीं बनाता है जो वोल्टेज से अधिक 0.3V से अधिक वोल्टेज के लिए होता है, लेकिन इनपुट वोल्टेज की अनुमति के अधिकतम अधिकतम चश्मे के भीतर होता है, और मुझे किसी प्रकार के बाहरी स्तर को लागू करने के लिए मजबूर करता है। सर्किट को उन इनपुट में बदलना।

तो एकीकृत सर्किट I / O पिन के विनिर्देशों में इस तरह की सीमा का व्यावहारिक कारण क्या है?

Comments

यदि इनपुट सुरक्षा डायोड मानक पीएन जंक्शन हैं, और "बड़े क्षेत्र" कई संपर्कों के साथ एनोड और कैथोड क्षेत्रों में हैं, तो मैं आपको सुझाव देता हूं: 10mA 0.7v पर, 1mA 0.64v, 0.1mA 0.525v पर, 0.01 0.52 v पर mA, 0.001ma (1uA) 0.46v पर, 0.1uA 0.40v पर, 0.001uA 0.34 वोल्ट पर। क्या एक NANO_AMP ​​काफी कम है, त्रुटियों का कारण नहीं है? { ध्यान दें; इन नंबरों को आसानी से वर्तमान में 10: 1 तक बंद किया जा सकता है

— analogsystemsrf

"निरपेक्ष अधिकतम" रेटिंग सिर्फ यह है कि - आप उन रेटिंग्स के पास वाले हिस्से को संचालित नहीं करना चाहते हैं। आम तौर पर "निरपेक्ष अधिकतम" रेटिंग तालिका के नीचे एक नोट होता है जो कहता है कि "इन पर या उससे आगे की कार्रवाई" भाग को नुकसान पहुंचा सकती है। शुरुआती अक्सर उस नोट को पढ़ने में विफल होते हैं।

— पीटर बेनेट

"और मुझे उन इनपुट के लिए किसी प्रकार के बाहरी स्तर के स्थानांतरण सर्किट को लागू करने के लिए मजबूर करता है"। यह सुझाव देता है कि आप बाहरी उपकरणों में हस्तक्षेप कर रहे हैं, जिस पर आपके माइक्रो की सुरक्षा के लिए एक इंटरफेस सर्किट आपके बिंदु का हिस्सा होना चाहिए। इसके विपरीत, यदि आप बोर्ड पर किसी अन्य चिप से बात करने के लिए लेवल-शिफ्टिंग कर रहे हैं, तो संभवतः आपने गलत चिप का उपयोग करने के लिए चुना है।

— ग्राहम

Answer 1

सबसे अधिक संभावना है कि चिप पर इनपुट पिन और वीडीडी नेट के बीच एक ईएसडी सुरक्षा डायोड जुड़ा हुआ है, इस तरह से कि यह सामान्य रूप से उल्टा पक्षपाती है (पीटर स्मिथ के उत्तर में कॉन्फ़िगरेशन को दिखाने वाला एक योजनाबद्ध रूप दिया गया है)। विचार यह है कि जब कोई सकारात्मक ईएसडी घटना होती है, तो धारा कम-प्रतिबाधा वीडीडी नेट में प्रवाहित होगी जहां यह कम नुकसान करेगा यदि यह सब एक खराब सीएमओएस गेट पर डंप हो जो इनपुट पिन से जुड़ा हो।

क्योंकि सीमा VDD + 0.3 V है आपके डिवाइस में यह संभव है कि डायोड पीएन जंक्शन के बजाय एक Schottky प्रकार है। पीएन जंक्शन के साथ, आपको आमतौर पर VDD + 0.6 V या तो की सीमा दिखाई देगी।

यदि आप VDD (0.3 या 0.4 V से अधिक) के ऊपर एक इनपुट वोल्टेज लागू करने के लिए थे, तो आप इस डायोड को पूर्वाग्रह करेंगे, और अपने स्रोत से एक उच्च धारा आकर्षित करेंगे। यह आपके स्रोत को नुकसान पहुंचा सकता है या, यदि स्रोत पर्याप्त मात्रा में आपूर्ति कर सकता है, तो चिप को नुकसान के बिंदु तक गर्म कर सकता है।

यदि आप इन स्थितियों के तहत इनपुट पिन में करंट को सीमित करने के लिए रेसिस्टर का उपयोग करते हैं, तो आपको सर्किट ठीक काम कर सकता है। या, विशेष रूप से अगर चिप बहुत कम शक्ति वाला है, तो आपको पूरी चिप मिल सकती है (और शायद एक ही वीडीडी से जुड़ी अन्य चीजें) इनपुट पिन के माध्यम से संचालित होती हैं, जो अक्सर अनपेक्षित व्यवहार की ओर ले जाती हैं।

Comments

मुझे लगता है कि यह संभवतः सबसे अच्छा जवाब है, और मैं सराहना करता हूं कि यह अनुशंसा करता है कि यह संभावना प्रदान करता है कि वर्तमान सीमित प्रतिरोध ईएसडी संरक्षण डायोड को निरंतर स्थिति में विफल होने से कम कर सकते हैं। यह @PeterSmith के समान एक प्रतिनिधि योजनाबद्ध से लाभान्वित होगा।

— vicatcu

@vicatcu, मैंने आपकी चिंता को दूर करने के लिए संपादन किया है।

— फोटॉन

Answer 2

यह इनपुट सुरक्षा डायोड के कारण है।

एक विशिष्ट इनपुट इस तरह दिखता है (सीएमओएस इनवर्टर दिखाया गया है):

^{इस सर्किट का अनुकरण करें - सर्किटलैब का उपयोग करके बनाई गई योजनाबद्ध}

नए भागों में डायोड schottky डिवाइस हैं। ये डायोड छोटी, कम ऊर्जा क्षणिक घटनाओं के लिए होते हैं और बहुत अधिक वर्तमान (कुछ mA आमतौर पर) को संभाल नहीं सकते हैं।

Comments

वे छोटी, कम ऊर्जा क्षणिक घटनाओं के लिए होते हैं लेकिन यह "चतुर" सर्किट डिजाइनरों को नियमित डायोड के रूप में शोषण करने के लिए नहीं रखता है। उदाहरण के लिए, एक बड़े मूल्यवान अवरोधक को जोड़कर 3.3V भाग के साथ 12V सिग्नल को रोकना, और सुरक्षा डायोड को अतिरिक्त वोल्टेज को संभालने देना।

— hjf

Answer 3

0.3V ड्रॉप चिप के पिंस की सुरक्षा के लिए इस्तेमाल किए जाने वाले स्कॉटकी क्लैंपिंग डायोड से आता है। ये डायोड आमतौर पर प्रत्येक पिन और दो पावर रेल के बीच जुड़ते हैं। यदि वे 0.3 वी से अधिक पक्षपाती हैं, तो मनमाने ढंग से बड़ी धाराएँ प्रवाहित हो सकती हैं।

डायोड ESD द्वारा निर्मित क्षणिक धाराओं को अवशोषित करने के लिए डिज़ाइन किए गए हैं, जो सीमित मात्रा में ऊर्जा का प्रतिनिधित्व करते हैं जो वे संभाल सकते हैं, संवेदनशील MOSFET फाटकों को ओवरवॉल्टेज से बचाते हैं। लेकिन अगर आप उन्हें कम-प्रतिबाधा स्रोत के साथ ड्राइव करते हैं, तो आप जितनी जल्दी वे संभाल सकते हैं, उससे अधिक ऊर्जा को जल्दी से फेंक देंगे।

Comments

चिप की तरह हानिकारक हो सकता है "मनमाने ढंग से बड़ी धाराओं" ध्वनि । उस मामले में उन लोगों को कैसे सुरक्षा प्रदान करने वाला कहा जा सकता है? केवल 0.3V के बहुत सीमित बैंड में रेंज GND से VDD तक? इसके अलावा, कम अनुभवी पाठकों के लिए, चिप के परिधि पर तार्किक रूप से पिन जैसा दिख सकता है, के एक छोटे प्रतिनिधि को शामिल करके, आपके उत्तर में सुधार किया जा सकता है।

— विक्टास्कू

@vicatcu "मनमाने ढंग से बड़ी धाराएँ" हैं यदि (उदाहरण के लिए) आप 3.3V संचालित डिवाइस के इनपुट को 5V या 12V बिजली की आपूर्ति या अन्य कम-प्रतिबाधा स्रोत से कनेक्ट करने के लिए थे। डायोड का उद्देश्य सीमित-ऊर्जा वाले ईएसडी ग्राहकों से रक्षा करना है, न कि किसी भी और सभी मनमाने इनपुट सिग्नलों से सुरक्षा करना जो कनेक्ट हो सकते हैं।

— टेक्नोफाइल

दाईं ओर, मैं इसे खोद सकता हूं

— vicatcu

Answer 4

दरअसल, Schottky क्लैंपिंग डायोड और VDD + 0.3V दोनों एक ही मूल कारण के लिए मौजूद हैं और वह है SCR Latch-up । सभी CMOS IC का डिज़ाइन वास्तव में आंतरिक रूप से BJT ट्रांजिस्टर की एक जोड़ी बनाता है। यह केवल पी-प्रकार और एन-टाइप सिलिकॉन सबस्ट्रेट्स के परिणाम के रूप में निर्धारित किया गया है। वीएलएसआई यूनिवर्स की यह तस्वीर इसे अच्छी तरह से दिखाती है:

https://1.bp.blogspot.com/-yUiobLvxMrg/UTvnjjzaXZI/AAAAAAAAABc/lRFG5-yqD3E/s1600/latchup.JPG

आपको दो आंतरिक बीजेटी ट्रांजिस्टर, क्यू 2, और एनपीएन, और क्यू 1, एक पीएनपी मिलता है। ध्यान दें, वे एक एन-अच्छी तरह से और एक पी-अच्छी तरह से साझा करते हैं, लेकिन यह विशेष व्यवस्था एक सिलिकॉन नियंत्रित आयताकार ( एससीआर ) नामक कुछ बनाती है । यह वैसे भी वांछित नहीं है, लेकिन इस गिरफ्तारी का एक दुर्भाग्यपूर्ण दुष्प्रभाव है। कुछ नियमों का पालन किया जाए तो यह कोई समस्या नहीं है।

एक विशिष्ट एससीआर में तीन टर्मिनल हैं, एनोड, कैथोड और गेट। सामान्य तौर पर, यह कुछ डिवाइस के लिए फॉरवर्ड-बायस्ड है जिसे कैथोड के संबंध में एनोड पर एक सकारात्मक वोल्टेज के साथ नियंत्रित किया जाना चाहिए, हालांकि, एससीआर किसी भी वर्तमान को ब्लॉक करेगा जब तक कि गेट सक्रिय न हो। गेट को सक्रिय करने के लिए, यह एक सीमा के पार उठना चाहिए, जो इस डिजाइन में, एनोड वोल्टेज होगा। एक कुंडी सक्रिय है, यह गेट के गिरने पर भी रहेगा। यह तब तक रहेगा जब तक एनोड वोल्टेज गिरकर शून्य के करीब नहीं पहुंच जाता। CMOS IC के लिए, कैथोड GND के चिप्स के समान है, Anode VDD रेल है, और गेट्स I / O पिन हैं। यह क्रूक्स है, अगर कोई I / O पिन VDD से बहुत ऊपर उठता है, तो यह कुंडी को सक्षम करेगा और VDD और GND के बीच एक शॉर्ट बनाएगा जिससे बहुत बड़ी मात्रा में करंट आएगा और वह करंट उस कुंडी को IC को जलाए रखेगा।

छोटे क्षणिक स्पाइक्स के लिए इससे बचाने में मदद करने के लिए, Shottky डायोड को GND - 0.3V और VDD + 0.3V में सुरक्षित क्षेत्र के अंदर इनपुट को क्लैंप करने के लिए I / O लाइनों में जोड़ा जाता है। ये डायोड केवल वर्तमान की एक छोटी राशि ले सकते हैं और बाहरी बीहड़ डिजाइन के लिए अभी भी आवश्यक हो सकते हैं।

अधिक जानकारी के लिए, EEVblog ने इस पर एक अच्छा ट्यूटोरियल किया: EEVblog # 16 - CMOS SCR Latchup Tutorial

Comments

मैंने भी एक भाग का सामना किया है (मुझे लगता है कि यह 74HCxx था) जिसने व्यवहार किया था, हालांकि इनपुट की प्रत्येक जोड़ी के बीच एक PNP ट्रांजिस्टर था, जिसका आधार VDD से जुड़ा था। एक इनपुट कमजोर रूप से नीचे खींचा गया जबकि दूसरा VDD से लगभग 100uA ऊपर खींचा गया था। एक छोटा सा पर्याप्त चालू चिप क्षति एक गैर-मुद्दा रहा होगा, लेकिन उस 100uA के अधिकांश आसन्न इनपुट पर बह गए।

— 19

ओह दिलचस्प शायद यह जवाब है ...

— vicatcu