क्या आधुनिक प्रोसेसर उत्पादन दोषों की भरपाई करने के लिए अपनी तर्क इकाइयों में अतिरेक रखते हैं?


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आधुनिक प्रोसेसर में अरबों ट्रांजिस्टर होते हैं और नई उत्पादन तकनीकों में अक्सर उपज के साथ समस्याएं होती हैं, कम से कम पहले महीनों में, लेकिन मुझे लगता है कि वर्षों के बाद भी हर बार दोषपूर्ण चिप्स होंगे।

मुझे पता है कि बड़े ब्लॉक्स (जैसे कैश) में इसके कुछ हिस्सों को निष्क्रिय करने की क्षमता है और इसके द्वारा उपलब्ध स्मृति को कम किया जा सकता है (इसलिए आप कम से कम चिप को फेंकने के बजाय कम कीमत पर बेच सकते हैं)। लेकिन क्या तर्क इकाइयों के लिए भी कुछ ऐसा ही है? मुझे पता है कि वहाँ कई ALUs हैं अक्षम करने के लिए, लेकिन क्या यह उनमें से एक को अक्षम करने की बात है अगर कोई उत्पादन दोष है? या फिर अतिरिक्त अतिरिक्त ALU भी हैं? क्योंकि मेरे लिए यह विश्वास करना कठिन है कि फैब्स बस हर चिप का निपटान करते हैं जहां तर्क भागों में एक दोषपूर्ण ट्रांजिस्टर है, जबकि एक पूर्ण एएलयू को अक्षम करने से प्राप्त करने योग्य प्रसंस्करण शक्ति में काफी कमी आएगी।


बस मेरा अनुमान है। सिलिकॉन वेफर उत्पादन की कीमत बड़ी मात्रा में अपेक्षाकृत कम है, और आप मामले में आवास से पहले इसका परीक्षण कर सकते हैं, इसलिए आप अपेक्षाकृत कम विफलता दर के साथ पूर्ण चिप्स का उत्पादन कर सकते हैं। > कीमत का 50% शुद्ध विपणन है। इसके अलावा, मुझे लगता है कि एक ही परिवार के भीतर कई प्रोसेसर बदलाव एक ही टोपोलॉजी पर किए गए हैं और केवल कुछ स्विच ऑफ फीचर्स / कोर / कैश (जैसा कि आपने लिखा है) में भिन्न हैं, इसलिए निर्माता के पास कम उत्पादन विफलता दर को बनाए रखने के लिए भी बड़ा अंतर है क्षतिग्रस्त इकाइयाँ। लेकिन मुझे संदेह है कि उनके पास, मान लें कि कई कोर के लिए कई आरक्षित ALU हैं।
cyclone125

मुझे लगता है कि इसका सबसे प्रसिद्ध उदाहरण Intel 486SX था, जो कि एक निष्क्रिय FPU के साथ DX के समान ही था। लेकिन मुझे यह सुनने में दिलचस्पी होगी कि इसका आधुनिक राज्य क्या है।
pjc50

मुझे इसमें संदेह है। समकालीन प्रोसेसर की गति से निम्न-स्तरीय अतिरेक के लिए अनुमति देने के लिए तर्क और डिज़ाइन समय की मात्रा इसके लायक नहीं होगी। ब्लॉक-लेवल (कोर, एफपीयू, कैश) अतिरेक या सिर्फ ब्लॉक डिसेबिलिटी उपज बढ़ाने के लिए पर्याप्त से अधिक होगी। और मौजूदा प्रोसेसर की कीमतों और वेफर आकार में भी 5% की उपज लाभदायक हो सकती है।
एडगर ब्राउन

तो आप सोचते हैं, जब भी कोई ALU प्रयोग करने योग्य नहीं होता है तो वे बस कोर को निष्क्रिय कर देते हैं। हाँ, एक संभावना हो सकती है। मुझे उम्मीद थी कि यहां कोई वास्तव में जानता होगा।
जुसाका

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हां, वे कोर को निष्क्रिय कर देते हैं। यह "बिनिंग" नामक एक प्रथा है।
DKNguyen

जवाबों:


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जैसा कि दूसरों ने कहा है, एक कोर के भीतर निरर्थक ALU तर्क को देखना मुश्किल है।

एक कोर को थ्रूपुट का अनुकूलन करने के लिए डिज़ाइन किया गया था। निरर्थक ALU के लिए कोई भी अतिरिक्त तर्क प्रदर्शन को प्रभावित करेगा और बढ़ा हुआ क्षेत्र पूरे कोर को धीमा कर देगा। जैसे-जैसे तकनीक विकसित हुई, सिलिकॉन छोटा होता गया, जिससे कोर तेजी से बनते हैं, लेकिन अनिवार्य रूप से उसी बौद्धिक संपदा का उपयोग करते हैं। जब उत्पादन पैदावार बढ़ाने के लिए निरर्थक कोर के लिए जगह उपलब्ध है, तो निरर्थक एएलयू क्यों है?

2011 में, इंटेल ने 16 सक्रिय और 16 स्पेयर के साथ कम से कम 32 कोर के लिए एक पेटेंट दायर किया। पेटेंट में विफल रहने वाले राज्यों में उच्च तापमान होगा, जिससे अतिरिक्त कोर को स्विच किया जा सकेगा। आवश्यक रूप से, गतिशील कोर आवंटन।

आपके पास कार्यों द्वारा आवश्यकतानुसार उच्च-शक्ति और कम-शक्ति वाले कोर आवंटित हो सकते हैं। या उच्च तापमान के स्तर से पता चला एक बुरा कोर स्विच। गर्मी को कम करने के लिए एक बिसात तरीके से कोर का संचालन करें।

इंटेल पेटेंट: कई-कोर प्रोसेसर की बढ़ती विश्वसनीयता


यह काफी हद तक समझ में आता है, मैंने प्रदर्शन प्रभाव के बारे में नहीं सोचा था, कि एक कोर के अंदर स्पेयर सिलिकॉन क्षेत्रों में हो सकता है। पूरे कोर को निष्क्रिय करने के लिए जाने का तरीका लगता है, क्योंकि अन्य उत्तर भी आसन्न हैं।
जुसाका

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तर्क में नहीं।

हालांकि अगर बड़ी यादें (SRAM) हैं तो 'अतिरेक' के साथ मेमोरी का उपयोग करना आम है। इनमें विशेष तर्क होते हैं जिन्हें किसी क्षेत्र को बदलने के लिए प्रोग्राम किया जा सकता है, अक्सर कई पंक्तियों या स्तंभों का।

परीक्षण के दौरान असफल क्षेत्र का पता लगाया जाता है और फिर दोषपूर्ण स्थान (नों) को बदलने के लिए अनावश्यक मेमोरी को प्रोग्राम किया जाता है।

हालाँकि इस 'प्रतिस्थापन' को ओटीपी (वन-टाइम-प्रोग्रामेबल) बिट्स या कुछ अन्य मेमोरी का उपयोग करके सेट-अप किया जाना चाहिए जो इसका मूल्य रखता है। इस प्रकार इन यादों का उपयोग केवल उन चिप्स में किया जाता है जिनमें ऐसी 'स्थायी मेमोरी' सुविधा होती है, या इस तरह की प्रोग्रामिंग सुविधा को सभी लागतों के साथ भी जोड़ा जाना चाहिए।


क्या आपको लगता है कि इन ओटीपी बिट्स को इलेक्ट्रॉनिक रूप से प्रोग्राम किया जाता है, जैसे कि फ्यूज या कुछ जलने से, या क्या बड़े निर्माताओं को सीधे लेजर ट्रिमिंग से मरना पड़ता है?
जुसाका

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ओटीपी ऑन-चिप फ़्यूज़ हैं जिन्हें इलेक्ट्रॉनिक रूप से प्रोग्राम किया जा सकता है (जैसे कि EEPROM की तरह लेकिन फिर स्थायी रूप से) अंतिम उपयोगकर्ता उन्हें सीरियल नंबर, ईथरनेट एड्रेस, एन्क्रिप्शन कुंजी आदि के लिए भी जला सकते हैं
Oldfart

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यह निश्चित रूप से साधारण एमसीयू, या विशिष्ट एकल कोर प्रोसेसर के लिए मामला नहीं है। स्पेयर ब्लॉक रखने की लागत इसके लायक नहीं होगी, और वे प्रोसेसर अत्याधुनिक नक्काशी प्रक्रियाओं का उपयोग नहीं करते हैं, और उन्हें विशाल सिलिकॉन क्षेत्रों की आवश्यकता नहीं होती है, इसलिए उपज काफी अच्छी होती है।

हालांकि, यह कुछ मल्टी-कोर प्रोसेसर के लिए किया जाता है, जिसके लिए सिलिकॉन क्षेत्र बड़ा है, और इसमें महीन उत्कीर्णन प्रक्रियाओं का उपयोग किया जाता है जिससे उच्च दोष दर हो सकती है। इन प्रोसेसरों पर, पूरे कोर को निष्क्रिय किया जा सकता है (जो कि बड़े तर्क ब्लॉक होते हैं, जिनमें दोष होने पर ALU से अधिक होता है)। प्रोसेसर को तब एक निचले-अंत मॉडल के रूप में बेचा जाता है।

स्रोत: /skeptics/15704/are-low-spec-computer-parts-just-faulty-high-spec-computer-parts


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मैं निश्चित रूप से आपके प्रश्न का उत्तर निश्चित रूप से नहीं दे सकता। यह 1 कोर से छोटी इकाइयों को अक्षम करने के लिए बहुत अधिक समझ में नहीं आता है, क्योंकि यह एक बहुत ही बढ़िया "फीचर सेट" बन जाता है जिसे सक्षम किया जा सकता है या नहीं, और सभी संभावित सुविधाओं के कार्टेशियन उत्पाद संभव सीपीयू मॉडल का असंख्य बना सकते हैं। कर रहे हैं एक बहुत सीपीयू मॉडल की पहले से ही, उन्हें 10-100 गुना अधिक निश्चित रूप से मदद नहीं कर रही होगी!

एक और पहलू यह है कि कैश बनाने के लिए अरबों ट्रांजिस्टर का उपयोग किया जाता है (और अधिकांश भाग के लिए), और दोषपूर्ण ट्रांजिस्टर के लिए निर्माता निश्चित रूप से अपने ऑन-कैश कैश के कुछ हिस्सों के साथ सीपीयू बेचते हैं (उदाहरण के लिए, एएमडी थॉर्टन बनाम एएमडी मेसन)।

लेकिन मैं आपको एक किस्सा बता सकता हूं जो मैंने उस व्यक्ति से सुना है जिस पर मुझे भरोसा है। बहुत समय पहले मैं एक जिज्ञासु ओवरक्लॉकर था। मेरे दिनों में, पसंद का बजट overclockable CPU AMD Athlon Thoroughbred था:

एथलन थोरब्रेड

जब कस्टम कूलिंग सॉल्यूशन बढ़ते हैं, तो हाइटिंक को संलग्न करते समय बहुत सावधान रहना पड़ता था , क्योंकि यह सीधे मरने के खिलाफ दबाता है। यदि आपने असमान दबाव लागू किया है, तो मरने वाले कोनों में आसानी से टूटने के लिए कुख्यात थे, यदि आपने पहले एक कोने पर बल लगाया था।

इस व्यक्ति ने ठीक वैसा ही किया था, एक कोने का एक महत्वपूर्ण हिस्सा चला गया था, लेकिन सीपीयू चमत्कारिक रूप से ठीक काम कर रहा था, यद्यपि बहुत कम स्मृति प्रदर्शन पर। कोने में केवल एल 2 कैश था, इसलिए उस भाग के साथ, कैशिंग प्रोटोकॉल किसी तरह अब बहुत ही दोषपूर्ण मर के आसपास काम कर रहा था । यह शायद उस हिस्से के सभी प्रश्नों के लिए कैश मिस की रिपोर्टिंग कर रहा था, इसलिए सीपीयू को केवल L1 कैश (या L2 के केवल भाग) तक घटा दिया गया था, इसलिए यह अधिकांश परीक्षणों में बहुत धीमा था, फिर भी तंग छोरों पर लगभग समान प्रदर्शन था।

विचार की इसी पंक्ति में, यह बनाया जा सकता है कि यदि कोई ALU दोषपूर्ण है और किसी भी तरह से वापस संकेत देने में सक्षम है कि यह कार्य अस्वीकार कर दिया है, तो CPU अन्य ALU पर वापस गिरने में सक्षम हो सकता है। यह सीपीयू निर्माताओं द्वारा किया जा रहा है अज्ञात है (और मुझे संदेह है), लेकिन कैश उदाहरण (15 साल पहले से) यह दर्शाता है कि यह निश्चित रूप से उल्लेखनीय है।


यह निश्चित रूप से बहुत प्रभावशाली है, और ऐसा लगता है कि यह किसी प्रकार की गतिशील प्रक्रिया है, क्योंकि सिस्टम ने दोषपूर्ण चिप भाग का पता लगाया था। सवाल पूछते समय मेरे मन में प्रोडक्शन लाइन में एक परीक्षण प्रणाली द्वारा अधिक पता था। लेकिन यह कहानी निश्चित रूप से दिलचस्प है;)
जुसाका
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