पूरी तरह से अतुल्यकालिक सर्किट अधिक प्रचलित क्यों नहीं हैं? [बन्द है]

Question

मेरी समझ से, अधिकांश आधुनिक उपभोक्ता सीपीयू समकालिक तर्क पर आधारित हैं। कुछ हाई-स्पीड एप्लिकेशन (सिग्नल प्रोसेसिंग आदि) अपनी उच्च गति के लिए ansync तर्क का उपयोग करते हैं।

हालांकि, आज के बाजार में, उपभोक्ता उत्पादों में गति मुख्य विक्रय बिंदुओं में से एक है (देखें AMD बनाम Intel।) क्या पूरी तरह से अतुल्यकालिक तर्क को अपनाने से अधिक जटिल लिथोग्राफी का विकास तेजी से होता है? या VLSI अनुप्रयोगों के लिए ansync तर्क बहुत जटिल / अव्यवहारिक है?

Comments

मुझे लगता है कि उन्हें प्रक्रियात्मक तरीके से प्रोग्राम करना बहुत कठिन है।

— mehmet.ali.anil

वर्तमान वास्तुकला संकर हैं। तुल्यकालिक ब्लॉक अतुल्यकालिक तरीके से परस्पर जुड़े हुए हैं। और हाँ, अतुल्यकालिक तर्क अधिक जटिल है।

— यूजीन श।

क्योंकि असिंक्रोनस टाइमिंग क्लोजर के लिए हमारे पास अभी तक कोई अच्छा उपकरण नहीं है।

— ओल्डफार्ट

सिस्टम अतुल्यकालिक होते जा रहे हैं। आधुनिक सीपीयू में रैम, कैश और सीपीयू कोर जैसी चीजें स्वतंत्र घड़ियों के साथ चलती हैं। नई इंटेल प्रोसेसर HEDT आदि इस एक कदम आगे ले और एक दूसरे से और रैम, कैश से स्वतंत्र घड़ियों पर चलाने के लिए चिप्स में कई कोर के प्रत्येक की अनुमति देते हैं, और बाहरी बसों,

— जम्मू ...

एक बात याद रखें, सिंक्रोनस क्लॉक सिस्टम के लिए एक मानकीकृत दिल की धड़कन का परिचय देते हैं, जबकि यदि आप एक शुद्ध एसिंक्स डिज़ाइन के साथ जाते हैं, अन्यथा प्रचार में देरी जैसे तुच्छ समय मतभेदों को कुछ अन्य माध्यमों से समायोजित करना पड़ सकता है। इसके अलावा, यह async डिजाइनों में शुद्ध कार्यों को लागू करने के लिए अपेक्षाकृत कुशल है, लेकिन स्टेटफुल फ़ंक्शन (या स्क्वायर रूट जैसे कठिन संचालन) जटिल हो सकते हैं। रूटिंग सिग्नल भी मुश्किल हो सकते हैं (कोई बस नहीं, आप हर चीज को हर चीज से जोड़कर अटक सकते हैं)।

— जूनियर

Answer 1

मैंने कुछ साल स्टार्टअप में बिताए हैं जो कि async डिजाइन तकनीक का व्यवसायीकरण करते हैं, इसलिए मैं इसके कारणों से परिचित हूँ:

• async आंतरिक रूप से तेज़ नहीं है । सबसे खराब स्थिति पथ देरी ही रहती है। यह सिर्फ इतना है कि कभी-कभी आपको तेज़ पथ निष्पादन का लाभ मिलता है।

• async का पूर्ण पता लगाने का ओवरहेड भी है।

• डिजाइन उपकरण। यह वास्तव में एक बड़ा है: तुल्यकालिक डिजाइन के समान गुणवत्ता के लिए उपलब्ध उपकरणों का वास्तव में पूर्ण async "प्रवाह" नहीं है।

• प्रशिक्षण। आपको प्रभावी रूप से अपने सभी डिजाइनरों को नए प्रतिमान और उपकरणों पर फिर से रखना होगा।

• जोखिम और रूढ़िवाद। उद्योग का इतना हिस्सा "पिछले एक के समान कुछ का उत्पादन, लेकिन थोड़ा अलग है"। यह काम करने का एक उच्च मौका है। कंपनियां कुछ और पूरी तरह से अलग बनाने के लिए अधिक अनिच्छुक हैं क्योंकि इसके पास लाखों डॉलर की लागत वाले कुल राइटऑफ़ होने की अधिक संभावना है।

Comments

यह आंतरिक रूप से सस्ता लेकिन धीमा हो सकता है।

— टोनी स्टीवर्ट Sunnyskyguy EE75

मुझे एक बार इस बारे में सोचना याद है, और यह भी पता चला है: एक सिंक्रनाइज़ किए गए चिप को तुच्छ रूप से अंडरक्लॉक किया गया है (बैटरी / अस्थायी / आदि के लिए), जबकि एक अतुल्यकालिक चिप शायद कम है?

— डक

डिजाइन टूल्स / प्रतिमान के संदर्भ में, सिंक्रोनस लॉजिक पूरी तरह से कंबाइनेटरियल लॉजिक आउटपुट में ग्लिट्स को नजरअंदाज करने में सक्षम है, और केवल क्लॉक फ्री होने के लिए क्लॉक सिग्नल की आवश्यकता होती है। इसके अलावा, अतुल्यकालिक सर्किट में कुछ संकेतों के लिए अतिरिक्त देरी को जोड़ने की आवश्यकता होती है, यह सुनिश्चित करने के लिए कि डेटा आने से पहले एक तैयार सिग्नल अगले ब्लॉक पर नहीं आ सकता है, आदि। तुल्यकालिक सर्किट में कृत्रिम विलंब की शायद ही कभी आवश्यकता होती है। वसंत को ध्यान में रखने वाले कुछ मामलों में से एक है समय की आवश्यकताओं को पूरा करना, जो अक्सर प्राकृतिक देरी से संतुष्ट हो सकता है। इसके अलावा कुछ क्रॉस क्लॉक डोमेन स्थितियों में देरी की आवश्यकता हो सकती है।

— केविन कैथार्ट

मुझे लगता है कि कई स्थितियों में दो-चरण की गैर-अतिव्यापी घड़ी का उपयोग करने से एक ही घड़ी में कई फायदे मिल सकते हैं। जब एक एकल घड़ी का उपयोग किया जाता है, तो कोई भी रन दाल दालों को कूदने के लिए एक प्रणाली का कारण बन सकती है, लेकिन जब दो तुलनित्रों के माध्यम से घड़ी इनपुट खिलाकर उत्पन्न दो-चरण घड़ी का उपयोग करते हैं, तो घड़ी के चरण पर चलने वाली दालें पहले और बाद में हानिरहित होंगी। विपरीत घड़ी चरण पर एक हस्तक्षेप करने वाली नाड़ी के बिना वैध-लंबाई वाली घड़ी नाड़ी।

— सुपरकैट

@MingDuck यह तर्क प्रतिमान पर निर्भर करता है। मैंने कुछ नल कन्वेंशन लॉजिक पर काम किया है, और यह जितनी तेज़ी से चलेगा उतना ही स्थिति (प्रक्रिया, वोल्टेज, तापमान) को अनुमति देगा। आपको उन परिस्थितियों के कारण इसे अंडर-क्लॉक करने की आवश्यकता नहीं होगी , यह इसे स्वचालित रूप से करेगा ।

— W5VO

Answer 2

अतुल्यकालिक एकीकृत सर्किट डिजाइन करना बहुत ही आकर्षक है। अन्य उत्तर पहले से ही करने से पहले दो बार सोचने के कई कारणों को कवर करते हैं। यहाँ एक और है:

आईसी विकास डिजाइन के साथ समाप्त नहीं हुआ है। सत्यापन और परीक्षण समान रूप से महत्वपूर्ण हैं। न केवल डिजाइन उपकरण सिंक्रोनस सर्किट के लिए बहुत उन्नत हैं, बल्कि सिमुलेशन उपकरण और परीक्षण उपकरण के साथ भी ऐसा ही है।

सत्यापन

यह प्रयोगशाला स्थितियों में काम करने के लिए पर्याप्त नहीं है। उन्हें ऑपरेटिंग वोल्टेज (वी) रेंज, ऑपरेटिंग तापमान (टी) रेंज और निर्माण प्रक्रिया (पी) के कारण भिन्नता के संबंध में मजबूत होना चाहिए। सिंक्रोनस लॉजिक के लिए इसे स्टैटिक टाइमिंग एनालिसिस की मदद से गारंटी दी जा सकती है। सर्किट फ़्लॉप-फ़्लॉप से ​​फ़्लॉप-फ़्लॉप तक, सभी टाइमिंग पथों के लिए टूट गया है। सेटअप और होल्ड टाइम की जाँच हर एक टाइमिंग पथ के लिए की जाती है, और P, T, और V के विभिन्न संयोजनों के लिए। ये PTV संयोजन तथाकथित सिमुलेशन कॉर्नर हैं।

एसिंक्रोनस सर्किट के लिए एक समान सत्यापन किया जा सकता है, लेकिन यह डिज़ाइन टूल द्वारा बहुत अधिक कठिन और बहुत कम समर्थित है। यह डिजाइनर को अतुल्यकालिक निर्माणों के लिए भी प्रतिबंधित करता है जिन्हें वास्तव में सत्यापित किया जा सकता है। मनमाने ढंग से अतुल्यकालिक सर्किट के लिए कोई विश्वसनीय सत्यापन नहीं है।

परीक्षा

जब हार्डवेयर का परीक्षण करने की बात आती है तो ऐसी ही कठिनाइयाँ होती हैं। परीक्षण तुल्यकालिक तर्क पूरी तरह से परीक्षण मानकों और उपकरणों द्वारा समर्थित है। अतुल्यकालिक सर्किट का परीक्षण न केवल अधिक जटिल है, बल्कि समय सारिणी की कमी के कारण, यह साबित करने के लिए भी पर्याप्त नहीं है कि सर्किट सभी पीटीवी कोनों के लिए काम करेगा। कुछ PTV संयोजन पर दौड़ की स्थिति के कारण सर्किट विफल हो सकता है, जो कोनों द्वारा कवर नहीं किया गया है।

सारांश

आईसी डिजाइनरों ने अतुल्यकालिक प्रतिमान नहीं दिया है, लेकिन सत्यापन और सत्यापन के दौरान अतुल्यकालिक तर्क भारी नुकसान के साथ आता है। एक औद्योगिक संदर्भ में, अतुल्यकालिक आईसी डिजाइन को निर्माण के लिए प्रतिबंधित करने की आवश्यकता होती है जो प्रक्रिया भिन्नता के पूरे पैरामीटर स्थान पर काम करने के लिए सिद्ध हो सकती है, साथ ही तापमान और वोल्टेज के लिए ऑपरेटिंग रेंज भी।

तथाकथित "स्थानीय रूप से सिंक्रोनस विश्व स्तर पर अतुल्यकालिक" डिजाइन दोनों समय प्रतिमानों के अधिक लाभ और कम नुकसान पाने का एक तरीका है।

Answer 3

Async बाइनरी काउंटर सरल होते हैं क्योंकि वे केवल 1 मेमोरी सेल या T फ्लिप फ्लॉप प्रति डिवाइड दो का उपयोग करते हैं। इसलिए पुरानी सीडी और 74HC4020 और 4040 सस्ते में कई बाइनरी चरणों की पेशकश करते हैं। प्रत्येक चरण में प्रोप देरी का मतलब है कि यह दौड़ की स्थिति के बिना या बाइनरी पते के गेट डिकोडिंग के साथ glitches के बिना उपयोग नहीं किया जा सकता है, जब तक कि परिणाम में देरी करने के लिए ट्रेलिंग किनारे का उपयोग करके विलंब देरी 1/2 इनपुट घड़ी चक्र से कम न हो। आउटपुट लेटेंसी को एन चरणों से गुणा किया जाता है।

सिंक्रोनस बाइनरी काउंटर देरी करने के लिए डी एफएफ के लिए एक अतिरिक्त मेमोरी सेल का उपयोग करते हैं लेकिन काउंटरों की किसी भी लंबाई के लिए 1 मूल्य में देरी को कम करते हैं इसलिए यह अधिक क्षेत्र का उपभोग करता है।

इसलिए सभी सीपीयू उपयोग पूरक घड़ियों को पता और मेमोरी में अपेक्षित विलंबता का अनुकूलन करने के लिए पढ़ते हैं / थ्रूपुट को अधिकतम करने के लिए लिखते हैं लेकिन प्रो देरी, सेटअप और होल्ड समय से अधिक नहीं हैं।

मेमोरी अब कई चरणों का उपयोग करती है जैसे कि DDR, 3DR, 4DR, 5DR विशेष रूप से ग्राफिक्स मेमोरी के लिए, लेकिन CPU घड़ियों के साथ सिंगल साइकल रैम रेट की तुलना में बहुत तेज होती है ताकि पता और लिखना देरी से एकल या एकाधिक या आधे काउंट द्वारा समयबद्ध हो सके। सुपरकॉक (जैसे 100 मेगाहर्ट्ज xN) प्रत्येक पैरामीटर के लिए टी भिन्नात्मक या पूर्णांक द्वारा निर्दिष्ट होता है। ये प्रॉप देरी देरी के साथ बढ़ती है। CMOS के लिए और उच्च Vram वोल्टेज के साथ कम करें जो अगर ठीक से ठंडा हो जाए तो विलंबता या अन्य वृद्धि को कम कर सकता है Pd और temp वृद्धि और इसे बदतर (धीमा) बना देता है। तो शीतलन, V, f, T सभी इष्टतम विलंबता के लिए महत्वपूर्ण हैं चाहे वह Async या सिंक ऑपरेशन के लिए उपयोग किया जाता है।

Answer 4

प्रारंभिक तर्क डिजाइन अतुल्यकालिक थे। अक्सर बार उन्हें एनालॉग सर्किट के साथ भी मिलाया जाता था। हालांकि, जैसे-जैसे समय आगे बढ़ता गया डिजाइन अधिक जटिल होते गए, इस प्रकार अधिक इंजीनियरों को एकल डिजाइन पर काम करने की मांग करने लगी। Async का समय आरेख। जब बहुत सारे राज्य हों तो तर्क बोझिल हो सकते हैं। अब तर्क के विभिन्न ब्लॉकों को एक साथ जोड़ने की कोशिश कर रहे इंजीनियरों की एक टीम को जोड़ते हैं लेकिन उनके बीच का समय बहुत अच्छी तरह से संरेखित नहीं होता है। अप्रत्याशित तरीकों में परिवर्तन के लिए डिजाइन भंगुर हो जाते हैं।

सिंक्रोनस लॉजिक डिज़ाइन डालें। अब सभी राज्य प्रवाह एक घड़ी संकेत से जुड़े होते हैं जो इंटरफेस को बहुत अच्छी तरह से परिभाषित करने की अनुमति देता है, और डिजाइन परिवर्तनों के खिलाफ अधिक मजबूत होता है। हां, यह अधिक फाटकों का उपयोग कर सकता है, लेकिन यह (आमतौर पर) डिजाइन द्वारा स्थिर है; जब तक कोई इसे नहीं छूता तब तक स्थिर रहने का विरोध!

Comments

अतुल्यकालिक डिजाइन के तरीके हैं और साथ ही "डिजाइन द्वारा सही" और "अच्छी तरह से परिभाषित इंटरफेस" की गारंटी देते हैं। ये बस तुल्यकालिक डिजाइनों के लिए बनाई गई सरल मान्यताओं से अलग हैं।

— एडगर ब्राउन