NAND गेट का उपयोग कंप्यूटर में गेट्स और गेट्स बनाने के लिए क्यों किया जाता है?

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यह और फाटकों के लिए एक मानक क्यों है

जब इसे दो FET और इसके बजाय एक रोकनेवाला के साथ बनाया जा सकता है?

transistors logic-gates computer-architecture

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NAND (और NOR) कार्यात्मक रूप से पूर्ण हैं , जिसका अर्थ है कि किसी भी तार्किक फ़ंक्शन को केवल NAND (या NOR) का उपयोग करके लागू किया जा सकता है। जो इसे किसी भी चीज के लिए एक बहुत ही सुविधाजनक यूनिफॉर्म बिल्डिंग ब्लॉक बना रहा है। यकीन नहीं है कि यह एकमात्र (और मुख्य) कारण है।

— यूजीन श।

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V_{O H}

$V_{OH}$

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आईसी डिजाइन के संदर्भ में, प्रतिरोध ट्रांजिस्टर की तुलना में शारीरिक रूप से बड़ा है। और प्रतिरोधों द्वारा होने वाले अपव्यय, जब उच्च घनत्व वाले आईसी को डिजाइन करते हैं, तो प्रतिरोधों को तर्क गेट घटकों के रूप में बहुत अवांछनीय बनाते हैं।

— मैके

3

और, या द्वार: 3 ट्रांजिस्टर। NAND, NOR गेट्स: 2 ट्रांजिस्टर। क्यों?

— phuclv

4

यहां दो सवाल लगते हैं। "हम दो अतिरिक्त ट्रांजिस्टर के बजाय पुल प्रतिरोधों का उपयोग क्यों नहीं करते हैं, उदाहरण के लिए, एक नंद द्वार?" और "हम पहले में एक गैर-इनवर्टिंग गेट बनाने के बजाय एक अतिरिक्त दो ट्रांजिस्टर का उपयोग क्यों करते हैं? जगह? ”

— ctrl-alt-delor-Sepor

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तर्क (यानी, या या बनाम नंद या NOR) के लिए गैर-इनवर्टिंग ऑपरेशन प्राप्त करने के लिए, आपको ट्रांजिस्टर को आम-नाली मोड में संचालित करने की आवश्यकता है, जिसे "स्रोत अनुयायी" मोड के रूप में भी जाना जाता है।

तर्क के लिए इस मोड की समस्याओं के बीच:

कोई वोल्टेज लाभ नहीं है। कुछ चरणों से अधिक के बाद, संकेत कुछ भी नहीं है।
आदानों और आउटपुट के बीच एक महत्वपूर्ण ऑफसेट (थ्रेशोल्ड वोल्टेज कहा जाता है) है। एक उच्च-स्तरीय आउटपुट संबंधित उच्च-स्तरीय इनपुट से कम होगा।

साथ में, इन मुद्दों का मतलब है कि आप इस गेट के आउटपुट को स्वयं की दूसरी कॉपी के इनपुट से कनेक्ट नहीं कर सकते हैं। यह अधिक जटिल सर्किट बनाने के लिए इसे बेकार बनाता है।

यही कारण है कि सभी सफल तर्क परिवारों ¹ को सामान्य-स्रोत (या सामान्य-एमिटर) मोड में ट्रांजिस्टर का उपयोग करके बनाया गया है, जिसमें महत्वपूर्ण वोल्टेज लाभ और इनपुट और आउटपुट के बीच कोई संचयी ऑफसेट नहीं है - लेकिन आउटपुट इनपुट के संबंध में उल्टा है। इसलिए, बुनियादी कार्यों में एक उलटा शामिल है: या तो नंद या एनआर।

एक बोनस के रूप में, NAND और NOR गेट्स "कार्यात्मक रूप से पूर्ण" हैं, जिसका अर्थ है कि आप सभी NAND गेट्स या सभी NOR गेट्स से किसी भी लॉजिक फंक्शन (जिसमें लैचेज और फ्लिप-फ्लॉप्स जैसे स्टोरेज तत्व शामिल हैं) का निर्माण कर सकते हैं।

¹ विशिष्ट होने के लिए, लॉजिक परिवार जो कि लॉज राज्यों के रूप में वोल्टेज का उपयोग करते हैं। इसमें RTL, DTL, TTL, PMOS, NMOS और CMOS शामिल हैं। ईसीएल जैसे वर्तमान-मोड लॉजिक परिवार वास्तव में संतृप्ति से बचने के लिए समान गति प्राप्त करने के लिए उत्सर्जक अनुयायियों और सामान्य-आधार ट्रांजिस्टर के संयोजन का उपयोग करते हैं (गति के लिए)।

— दवे ने ट्वीड
स्रोत

2

एक दिलचस्प पक्ष का सवाल यह होगा कि हम हर दूसरे गेट के लिए इसका उपयोग क्यों नहीं करते हैं।

— जोशुआ

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@ जोशुआ: मुझे यकीन नहीं है कि "यह" क्या संदर्भित करता है, लेकिन अगर यह वर्तमान-मोड तर्क है, तो इसका अपेक्षाकृत अधिक प्रति गेट स्थिर-राज्य बिजली की खपत के साथ बहुत कुछ है।

— डेव ट्वीड

@DaveTweed मुझे विश्वास है कि यहोशू का मतलब था: ऐसा करना जो ओपी प्रस्तावित करता है, जिसमें वोल्टेज अनुयायी (कोई वोल्टेज लाभ) के रूप में 2 एनएमओएस नहीं है, और जो भी तर्क लागू किया जा रहा है उसके अगले चरण में, आप एक उच्च वोल्टेज लाभ का उपयोग करते हैं। तो आप "वोल्टेज फॉलोअर" / "कुछ इन्वर्टर कहीं" के बीच वैकल्पिक करें। - यहोशू का प्रश्न यह है कि उस डिज़ाइन (बारी-बारी से अनुयायी / पलटनेवाला) का विशेष रूप से उपयोग क्यों नहीं किया जाता है। - शायद आपकी टिप्पणी के खिलाफ लक्षित है, मुझे आपकी प्रतिक्रिया को समझने / तर्क करने में कठिनाई हो रही है।

— हैरी स्वेन्सन

@HarrySvensson: आप सही हो सकते हैं। मुझे यह भी पक्का नहीं था कि जोशुआ का मतलब "हर दूसरे द्वार" से है, लेकिन मैंने अंधेरे में छुरा लेने का फैसला किया। चूँकि वह कभी भी स्पष्ट करने के लिए वापस नहीं आया, इसलिए हमें कभी भी पता नहीं चलेगा।

— डेव ट्वीड

2

@HarrySvensson आपने किया और डेववेद ने पहले ही कहा कि इसमें गलत क्या है।

— यहोशू

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आप जो वर्णन कर रहे हैं वह PMOS तर्क है । CMOS पर इसके कुछ महत्वपूर्ण नुकसान हैं:

यदि रोकनेवाला का मूल्य कम है, तो गेट सक्रिय होने पर एक महत्वपूर्ण मात्रा में स्थैतिक शक्ति का उपभोग करेगा। जब वे सक्रिय रूप से स्विच नहीं कर रहे हैं तो CMOS गेट्स अनिवार्य रूप से कोई शक्ति नहीं लेते हैं।
यदि रोकनेवाला का मूल्य अधिक है, तो गेट बंद करने के लिए धीमा है, क्योंकि आउटपुट द्वारा संचालित किसी भी द्वार की समाई को रोकनेवाला के माध्यम से छुट्टी देनी चाहिए। इसके अतिरिक्त, एक उच्च-मूल्य अवरोधक संभवतः पूरक ट्रांजिस्टर के एक सेट की तुलना में अधिक क्षेत्र का उपभोग करेगा।
प्रक्रिया से संबंधित कारणों के लिए, PMOS व्युत्क्रम की तुलना में कम कुशल है - NMOS तर्क ।

— duskwuff
स्रोत

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नहीं, ओपी एन-चैनल ट्रांजिस्टर दिखा रहा है। पूरी तरह से अलग कारण के लिए विफल।

— डेव ट्वीड

3

@DaveTweed मैं इस धारणा के तहत काम कर रहा था कि हिस्सा एक प्रारूपण त्रुटि थी। यदि आप यह समझाना चाहते हैं कि उन्हें एक अलग उत्तर में क्या गलत मिला, तो यह भी उपयोगी हो सकता है।

— 21

5

यह अभी भी स्पष्ट होना चाहिए था - यदि वे पी-चैनल ट्रांजिस्टर थे, तो यह एनएडी फ़ंक्शन को लागू करेगा, न कि और।

— डेव ट्वीड

4

इस उत्तर की संख्या ने मुझे बहुत भ्रमित किया है।

— हैरी स्वेन्सन

3

@HarrySvensson हॉट-नेटवर्क-प्रश्न सिंड्रोम शायद। 101 प्रतिनिधि वाले साइट-वाइड उपयोगकर्ताओं की बाढ़ जिनके पास कम डोमेन ज्ञान है और वे केवल अपवोट कर सकते हैं , डाउनवोट नहीं। इस तरह की एक छोटी सी साइट पर आँकड़ों को स्कैच करें।

— पाइप

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एक कारण मुझे नहीं लगता कि किसी ने अभी तक उल्लेख किया है: प्रौद्योगिकी की कमी:

चिप पर प्रतिरोध ट्रांजिस्टर की तुलना में बड़े पैमाने पर होते हैं । एक सभ्य मूल्य प्राप्त करने के लिए, हम सबसे छोटे ट्रांजिस्टर की तुलना में ऑर्डर-ऑफ-परिमाण की बात कर रहे हैं। दूसरे शब्दों में, उचित सीएमओएस (स्टैटिक करंट, ड्राइव लेवल, आउटपुट स्विंग) के साथ आपको मिलने वाले अन्य सभी फायदों के आगे, यह भी बहुत सस्ता है।
पैटर्निंग: लॉजिक पर ट्रांजिस्टर इतने छोटे हो सकते हैं क्योंकि वे दोहराव में पैटर्न होते हैं। इससे उन्हें उच्च पैदावार और अधिक सुसंगत प्रदर्शन प्राप्त करने की अनुमति मिलती है। प्रतिरोधों में फेंकने से यह बर्बाद हो जाएगा।
क्षमता: एक तर्क प्रणाली में गति की सीमा अगले चरण की समाई है। अधिक धारिता का अर्थ है धीमा (कम प्रदर्शन) या अधिक ड्राइव शक्ति की आवश्यकता (बड़े ट्रांजिस्टर, अधिक क्षेत्र, अधिक स्थिर वर्तमान, अधिक बिजली की खपत, पूर्ववर्ती चरण के लिए अधिक समाई)। एक बड़ा अवरोधक शायद आपको चार्ज करने के लिए बहुत अधिक समाई देगा क्योंकि यह एक शारीरिक रूप से बड़े क्षेत्र को लेता है। इससे प्रदर्शन को नुकसान पहुंच सकता है।

यह कभी-कभी अधिक विशिष्ट प्रौद्योगिकियों पर किया जाता है जहां आपके पास अच्छे तर्क ट्रांजिस्टर (एनालॉग / आरएफ अनुप्रयोगों के लिए) नहीं हो सकते हैं।

— जोरें वेस
स्रोत

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ट्रांजिस्टर रोकनेवाला तर्क ज्ञान का एक क्षेत्र है। तर्क गेट्स के गुण जो प्रतिरोधों पर भरोसा करते हैं, उन गुणों की तुलना में बहुत अलग हैं जो ट्रांजिस्टर का उपयोग करते हैं। एक के लिए, पुलडाउन प्रतिरोधों को जो उच्च अवस्था में रखा जाता है, लगातार शक्ति को नष्ट कर देता है। यह बैटरी संचालित या उच्च घनत्व वाले डिजाइनों के लिए एक समस्या हो सकती है। उसी के आसपास दूसरा तरीका लागू होता है (कम रखे गए पुलडाउन के लिए)।

एक और क्षेत्र जहां एक बड़ा अंतर है गति और ड्राइव की ताकत में है। CMOS में उपयोग की जाने वाली पुश-पुल आउटपुट संरचना स्थिर होने पर बिना बिजली के तेजी से स्विच कर सकती है।

कृपया ध्यान दें कि आपके द्वारा खींचा गया सर्किट बिल्कुल काम नहीं करेगा। जब तक इनपुट वोल्टेज VCC से अधिक न हो, आप NMOS को शीर्ष शाखा में नहीं रख सकते। यदि आउटपुट में बहुत अधिक लोड है, तो आपका सर्किट वीसीसी के पास कहीं भी ड्राइव करने में सक्षम नहीं होगा। यह कुछ लॉजिक गेट्स द्वारा "उच्च" के रूप में पहचाने जाने के लिए पर्याप्त उच्च नहीं हो सकता है।

यह केवल एक नाइटपिक नहीं है। जैसा कि यह पता चला है, यह बहुत मुश्किल है कि एक चरण में रेल-टू-रेल स्विच किया जाए जब तक कि यह प्रकृति में नहीं है (जैसा कि नंद और एनओआर हैं)। और यही वास्तविक कारण है कि गेट्स नॉट (इन्वर्टर) के बाद नंद का उपयोग करते हैं। दुनिया में कोई भी सामान्य उद्देश्य सीएमओएस और गेट को 6 से कम ट्रांजिस्टर बनाने का तरीका नहीं जानता है। उसी पर लागू होता है।

— mkeith
स्रोत

5-वोल्ट NMOS उपकरणों में यह असामान्य नहीं है कि VDD के ऊपर गेट पूर्वाग्रह के स्रोत के बिना NMOS ट्रांजिस्टर का उपयोग करके उच्च-साइड संकेतों को स्विच किया जाए। स्विचिंग थ्रेशोल्ड 2.4 वोल्ट से नीचे है, इसलिए एक कमजोर पुल-अप को वहन कर सकता है जो एक नोड को 4 वोल्ट तक बढ़ाता है, और फिर पास ट्रांजिस्टर के गेट को संचालित करने के लिए इसका उपयोग करता है। अटारी 2600 की टीआईए चिप में शामिल डायनामिक शिफ्ट रजिस्टर उस अंदाज में लागू किया गया है।

— सुपरकट

धन्यवाद, @supercat मुझे नहीं पता था। जाहिर है कि सीमाएँ बहुत हैं, हालाँकि। और यह इस तथ्य को नहीं बदलता है कि ओपी का सर्किट एक व्यवहार्य सामान्य उद्देश्य और गेट नहीं है। यह भार के लिए काम कर सकता है, जिसे VCC के पास इनपुट की आवश्यकता नहीं है, हालाँकि।

— मैके

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टीटीएल तर्क में एक प्रमुख कारण है, और मैं अधिकांश तर्क परिवारों में सुझाव दूंगा, कि लाभ तत्व निष्क्रिय है। अच्छी ड्राइव विशेषताओं के साथ नॉन-इनवर्टिंग आउटपुट के लिए अतिरिक्त इन्वर्टर की आवश्यकता होती है।

यह इन्वर्टर खराब चीज है।

यह शक्ति का उपयोग करता है
यह लॉजिक फंक्शन को धीमा कर देता है
आमतौर पर, आप उलटा के बारे में परवाह नहीं करते हैं, और कभी-कभी आपको इसकी आवश्यकता होती है।

चूंकि हम आम तौर पर असतत फाटकों के साथ गति लड़ रहे हैं (या हम जब वे एकमात्र विकल्प थे), तो दिन में शासन करने वाले फाटकों में प्रवेश किया गया था। गैर-इनवर्टिंग गेट उपलब्ध थे (7408 के साथ 7400 की तुलना करें)।

इसका मुख्य एंप्लॉयर और-या-इनवर्ट गेट है । विशिष्ट टीटीएल संख्याओं के लिए, प्रसार की देरी नंद और एनआर के समान है, लेकिन इसमें तर्क के दो स्तर शामिल हैं।

— सीएमएम
स्रोत

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CMOS डिज़ाइन का उपयोग करने के फायदे कई हैं:

NMOS लॉजिक में, जिसका आपने वर्णन किया है, यदि आउटपुट अधिक है (दोनों इनपुट उच्च हैं), वर्तमान प्रवाह के लिए एक सीधा (प्रतिरोधक) मार्ग है। तो उस स्थिति में, गेट स्थिर अवस्था में भी बड़ी मात्रा में बिजली (V ^ 2 / R) का उपभोग करेगा। हालांकि CMOS में, करंट तभी प्रवाहित हो सकता है जब सभी 4 ट्रांजिस्टर चालू हों (यानी: जब गेट स्विच कर रहा हो)।
आमतौर पर प्रतिरोध सिलिकॉन पर हासिल करना और बड़ी मात्रा में चिप स्पेस लेना बहुत मुश्किल होता है। इसके अलावा प्रतिरोध के सटीक मूल्य व्यावहारिक रूप से प्राप्त करने योग्य नहीं हैं।
NMOS तर्क में, आउटपुट वोल्टेज संभवतः अधिकतम मूल्य (+ 5V) तक नहीं पहुंच सकता है क्योंकि कुछ न्यूनतम मूल्य तक पहुंचने के बाद, ट्रांजिस्टर स्विच करना बंद कर देंगे (इसलिए चार्जिंग शाखा को बंद करना)। यह सीधे शोर मार्जिन में कमी करता है।
सीएमओएस लॉजिक को बहुत आसानी से बहुत कम संख्या में ट्रांजिस्टर के साथ किसी भी सर्किट को बनाने, कम बिजली की खपत और उच्च गति पर संचालन के लिए उपयोग किया जा सकता है। जैसे, NMOS के रूप में सर्किट का एक हिस्सा बनाना (प्रतिरोधक भार के साथ) बहुत बोझिल और अक्षम है।

तो एक इन्वर्टर और उसके बाद एक NAND गेट को AND गेट डिजाइन करने के लिए उपयोग किया जाता है।

— पार्थ के
स्रोत

पॉइंट # 1 अच्छी तरह से दिखाता है कि एनएमओएस को सीएमओएस की तुलना में अधिक शक्ति की आवश्यकता क्यों है ।

— केमिली गौडेय्यून

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एक और एक नंद के बाहर का निर्माण तर्क के लिए न्यूनतम गेट आकारों का उपयोग करने की अनुमति देता है और लाइन को चलाने के लिए इन्वर्टर में दो (और केवल दो) ट्रांजिस्टर का आकार देता है। यह गति को अधिकतम करता है और अतिरिक्त ट्रांजिस्टर के लिए उपयोग किए जाने वाले केवल थोड़े अधिक क्षेत्र की कीमत पर बिजली के नुकसान को कम करता है (इच्छित एप्लिकेशन में लाइन को चलाने के लिए आवश्यक अवरोधक के आकार के लिए लेखांकन)।

इसके अलावा, कुछ ज्ञान साझा करने के लिए जो मैंने कॉलेज में सीखा था (एक लंबे समय से पहले आकाशगंगा में, बहुत दूर ...): हमने एक बार गेट-एरे तर्क के बारे में एक प्रस्तुति का आनंद लिया था। अंत में, एक छात्र ने पूछा कि क्यों एक इंजीनियर को इस्तेमाल किए जाने वाले नंद द्वार की संख्या को कम करने में परेशान होना चाहिए जब उन सभी नंद द्वार पहले स्थान पर चिप पर थे? प्रस्तुतकर्ता का उत्तर मेरे साथ 30 वर्षों से अटका हुआ है: क्योंकि यदि हम नहीं करते हैं, तो हमारे प्रतियोगी करेंगे।

यदि आपका प्रतियोगी लागत में कोई प्रशंसनीय अंतर के साथ एक तेज और अधिक शक्तिशाली कुशल सर्किट बना सकता है, तो अवरोधक का उपयोग करना एक व्यावसायिक गलती है, न कि केवल एक इंजीनियरिंग गलती।

— JBH
स्रोत

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एक लॉजिक सिग्नल जो एक गैर-प्रवर्धक द्वार से होकर गुजरता है, यह शुरू होने के मुकाबले काफी कमजोर हो जाएगा। जबकि एक चिप के भीतर एक गैर-इनवर्टिंग और गेट शामिल हो सकता है, कमजोर आउटपुट द्वारा खिलाए जाने वाले फाटकों की संभावना एक मजबूत आउटपुट द्वारा खिलाए गए फाटकों की तुलना में बहुत धीरे-धीरे स्विच होगी कि एक नंद, इन्वर्टर के माध्यम से सिग्नल पास करने के लिए आवश्यक समय , और एक अन्य गेट, संभावना से कम होगा अगर नंद और इन्वर्टर को एक कमजोर-आउटपुट और के साथ बदल दिया गया।

ध्यान दें कि अगर किसी के पास NMOS और PMOS दोनों ट्रांजिस्टर उपलब्ध हैं और कमजोर-आउटपुट और गेट का निर्माण करना चाहते हैं, तो किसी को CMOS NOR गेट के समान फैशन में गेट का निर्माण करना चाहिए, लेकिन NMOS और PMOS ट्रांजिस्टर को उलट देना चाहिए, ताकि बचने के लिए स्थैतिक बिजली अपव्यय। प्रतिरोधक बहुत महंगे हैं, इसलिए जब तक बिल्कुल आवश्यक न हो, तब तक इनका उपयोग करने से बचना चाहिए।

एक बिंदु जिसका अन्य उत्तरों में उल्लेख नहीं किया गया है, वह यह है कि एक इनवर्टरिंग गेट में श्रृंखला और समानांतर आउटपुट का मिश्रण हो सकता है। उदाहरण के लिए, किसी के पास एक व्यावहारिक जटिल द्वार हो सकता है जो केवल एक स्तर के व्युत्क्रम का उपयोग करके "नहीं ((एक्स और वाई) या (एक्स और जेड) या (वाई और जेड)" की गणना करता है। यद्यपि यह "और" होना व्यावहारिक नहीं है जो एक सर्किट में कई स्थानों पर अपने आउटपुट को फीड करता है, एक "एनआर" गेट के एक या अधिक इनपुट पर "और" गेट या एक पर "या" गेट शामिल कर सकता है। "NAND" गेट के अधिक इनपुट।

— supercat
स्रोत