एक हिरन कनवर्टर आईसी क्यों विफल और उड़ा देगा?


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मेरे पास एक तैनात डिज़ाइन है जिसमें हम पीसीबी के 12V से 5V चरण-डाउन हिरन कनवर्टर हिस्से में उच्च (~ 4%) की विफलता दर का अनुभव कर रहे हैं। सर्किट में हिरन कनवर्टर की भूमिका 12 वी इनपुट (एक जुड़े लीड एसिड बैटरी से) को 5 वी तक ले जाने के लिए है, जिसे बाद में बैटरी चार्ज करने के प्रयोजनों के लिए एक यूएसबी-ए रिसेप्टेक को खिलाया जाता है।

सभी लौटी इकाइयों में एक ही विशेषता उड़ा-उड़ा हिरन कनवर्टर आईसी है।

आईसी टेक्सास इंस्ट्रूमेंट्स (सम्मानित निर्माता है, तो मैंने सुना) से एक TPS562200DDCT है

यहाँ डेटाशीट है।

यहाँ एक विफल इकाई की एक तस्वीर है:

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यहाँ योजनाबद्ध है:

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यहाँ बोर्ड के उस भाग के लिए पीसीबी डिज़ाइन फ़ाइल पर एक नज़र है:

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हिरन कनवर्टर आईसी की विफलता का विश्लेषण करने में, मुझे लगता है कि आप कम बैटरी कटऑफ सर्किट की उपेक्षा कर सकते हैं। सर्किट का वह हिस्सा बस एक संदर्भ वोल्टेज और लो-साइड पास FET का उपयोग करता है बैटरी के नकारात्मक टर्मिनल को सर्किट के बाकी हिस्सों से काटने के लिए जब बैटरी का वोल्टेज 11 वी से नीचे चला जाता है।

यह मुझे लगता है कि USB रिसेप्टकल से जुड़े डिवाइस पर एक बाहरी शॉर्ट सर्किट अपराधी नहीं होगा, क्योंकि TPS562200DDCT में ओवरक्राउट प्रोटेक्शन बनाया गया है:

7.3.4 करंट प्रोटेक्शन एक चक्र-बाय-साइकल वैली कंट्रोल कंट्रोल सर्किट का उपयोग करके आउटपुट ओवरक्राफ्ट लिमिट (OCL) को लागू किया जाता है। स्विच चालू की निगरानी ऑफ स्टेट के दौरान लो-साइड FET ड्रेन से सोर्स वोल्टेज तक माप कर की जाती है। यह वोल्टेज स्विच करंट के समानुपाती होता है। सटीकता में सुधार के लिए, वोल्टेज सेंसिंग को तापमान मुआवजा दिया जाता है। उच्च-पक्ष FET स्विच के समय के दौरान, VIN, VOUT, ऑन-टाइम और आउटपुट प्रारंभ करनेवाला मान द्वारा निर्धारित रैखिक दर पर स्विच करंट बढ़ता है। लो-साइड FET स्विच के समय के दौरान, यह धारा रैखिक रूप से घट जाती है। स्विच चालू का औसत मूल्य लोड वर्तमान IOUT है। यदि मॉनिटर किया गया वर्तमान OCL स्तर से ऊपर है, तो कनवर्टर लो-साइड FET को बनाए रखता है और नए सेट पल्स के निर्माण में देरी करता है, यहां तक ​​कि वोल्टेज फीडबैक लूप के लिए एक की आवश्यकता होती है, जब तक मौजूदा स्तर OCL स्तर या उससे कम नहीं हो जाता। बाद के स्विचिंग चक्रों में, ऑन-टाइम एक निश्चित मूल्य पर सेट किया जाता है और वर्तमान को उसी तरीके से मॉनिटर किया जाता है। यदि वर्तमान स्थिति में लगातार स्विचिंग चक्र मौजूद हैं, तो आंतरिक OCL थ्रेशोल्ड निम्न स्तर पर सेट होता है, जो उपलब्ध आउटपुट करंट को कम करता है। जब एक स्विचिंग चक्र होता है, जहां स्विच चालू निम्न ओसीएल सीमा से ऊपर नहीं होता है, तो काउंटर रीसेट हो जाता है और ओसीएल थ्रेशोल्ड उच्च मूल्य पर वापस आ जाता है। इस प्रकार के अति-वर्तमान संरक्षण के लिए कुछ महत्वपूर्ण विचार हैं। लोड करंट पीक-टू-पीक प्रारंभ करनेवाला तरंग वर्तमान के आधे से अधिक-वर्तमान थ्रेशोल्ड से अधिक है। इसके अलावा, जब करंट को सीमित किया जा रहा है, आउटपुट वोल्टेज गिरता है क्योंकि मांग की गई लोड वर्तमान कनवर्टर से उपलब्ध वर्तमान से अधिक हो सकती है। इससे आउटपुट वोल्टेज गिर सकता है। जब VFB वोल्टेज UVP थ्रेशोल्ड वोल्टेज से नीचे आता है, तो UVP तुलनित्र इसका पता लगाता है। फिर, डिवाइस UVP देरी समय (आमतौर पर 14 μs) और हिचकी समय (आमतौर पर 12 एमएस) के बाद फिर से शुरू होने के बाद बंद हो जाता है।

तो, किसी को भी पता नहीं है कि यह कैसे हो सकता है?

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यहाँ एक संदर्भ डिज़ाइन का लिंक दिया गया है, जिसका उपयोग मैंने टीआई WEBENCH डिज़ाइनर: https://webench.ti.com/appinfo/webench/scripts/SDP.cgi?ID के उपयोग से हिरन कन्वर्टर के लिए घटक मूल्यों और ऑपरेटिंग बिंदुओं के साथ किया।
= F18605EF5763ECE7

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मैंने यहां प्रयोगशाला में कुछ विनाशकारी परीक्षण किया है और इस बात की पुष्टि कर सकता हूं कि मुझे पिघले हुए प्लास्टिक का एक समान दिखने वाला ढेर मिलता है, जहां बक कन्वर्टर रिवर्स ध्रुवता के साथ बैटरी में प्लग करता था। चूंकि बैटरी कनेक्टर की हमारी पसंद आकस्मिक रिवर्स पोलरिटी प्लग-इन (जैसे, 4% मौका -> विंक विंक) का अपेक्षाकृत उच्च मौका प्रदान करती है, इसलिए यह संभावना प्रतीत होगी कि यह उन असफलताओं के बहुमत के लिए जिम्मेदार है जिन्हें हमने देखा था।


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और क्या, अगर कुछ भी, उस बैटरी से जुड़ा है? क्या यह सर्किट से जुड़ा है? पेट। उस चिप के लिए अधिकतम केवल 17V है जो चार्ज के तहत एक लीड-एसिड सेल के 13.8V की तुलना में बहुत अधिक मार्जिन नहीं है।
स्पायरो पेफेनी

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एक ऑटोमोटिव एप्लिकेशन होने के नाते, मुझे ऑटोमोटिव सर्ज डंप और रिवर्स वोल्टेज और + 24 वी बूस्ट
टोनी स्टीवर्ट सुन्नसिग्गी ईई 75

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डेटाशीट में लेआउट के कुछ दिशानिर्देशों का पालन नहीं किया जा रहा है, और यह आपके पास एल्यूमीनियम इलेक्ट्रोलाइटिक के बजाय इनपुट के लिए सिरेमिक कैप की भी सिफारिश करता है।
ब्रुन्स

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क्या यह सामान्य ऑपरेटिंग परिस्थितियों में गर्म होता है? मेरे पास दो बार था: 1 / एक डिजाइन के साथ जिसमें गलत इंडक्शन था। (संतृप्ति वर्तमान) 2 / ए (अलग) डिजाइन जहां 5 वी को यूएसबी पोर्ट से वापस खिलाया गया था।
ओल्डफार्ट

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टीआई एक सम्मानित निर्माता? मुझे बहुत ज़्यादा यकीन नहीं है। समर्थन खराब है और मेरे पास डिज़ाइन दोषों के साथ कुछ बुरे ऑप एम्प्स हैं
वोल्टेज स्पिक

जवाबों:


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मुझे चिप पर ओवरवॉल्टेज का शक है, एक टिप्पणी में सुझाए गए @oldfart के रूप में दूसरी संभावना प्रारंभ करनेवाला संतृप्ति के साथ।

आपकी आपूर्ति बाईपास एक इलेक्ट्रोलाइटिक कैपेसिटर है, जो चिप से थोड़ी दूर है और एक छोटा इलेक्ट्रोलाइटिक है, इसलिए इसमें अपेक्षाकृत उच्च ईएसआर है (और, दुर्भाग्य से, एक ईएसआर जो कैपेसिटर युग के रूप में बढ़ेगा)।

वायर तरंग से आवेषण के साथ संयोजन में इनपुट तरंग वर्तमान, चिप इनपुट पर ओवरवॉल्टेज को जन्म दे सकती है। मैं इसे लंबे तारों के साथ आपूर्ति के साथ परीक्षण करने और आपूर्ति सीमा की सीमाओं पर परीक्षण करने का सुझाव देता हूं। पावर रेल पर एक आस्टसीलस्कप रखो और देखें कि स्पाइक्स कितने बड़े हैं। समानांतर में एक इलेक्ट्रोलाइटिक (जैसे 1000 25F / 25 V 105 ° C) के साथ एक सिरेमिक 22 ceramicF संधारित्र, यदि आपके पास कमरा है, तो बहुत बेहतर होगा। जांचें कि "22 "F" सिरेमिक अधिकतम ऑपरेटिंग वोल्टेज पर 10 theF से अधिक है। यह चिप के जितना ही व्यावहारिक होना चाहिए। और, ज़ाहिर है, डेटाशीट में सुझाए गए लेआउट प्रथाओं का पालन करना सबसे अच्छा है जितना कि व्यावहारिक।


इंडेक्टर संतृप्ति एक अलग मुद्दा है- यह न्यूनतम आपूर्ति वोल्टेज पर घटित होता है जहां इनपुट करंट अधिकतम होता है। आप अपने अंडरवॉल्टेज लॉकआउट को दरकिनार करके और सामान्य रूप से अपेक्षित न्यूनतम से कम इनपुट को कम करके इसका परीक्षण कर सकते हैं। लक्षण चिप में अत्यधिक बिजली अपव्यय होगा।


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समस्या: सस्ते उच्च ESR संधारित्र और अनदेखा डिज़ाइन अनुप्रयोग नोट।

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अगर यह लागू नहीं होता है तो कार अनुप्रयोगों को अनदेखा करना, कम ईएसआर कैपेसिटर के लिए आवश्यकता पर ध्यान दें।

इस डिजाइन के लिए दो TDK C3216X5R0J226M 22 μF आउटपुट कैपेसिटर का उपयोग किया जाता है। विशिष्ट ESR प्रत्येक 2 वर्ग मीटर बड़ा है। गणना की गई आरएमएस वर्तमान 0.286 ए है और प्रत्येक आउटपुट कैपेसिटर को 4 ए के लिए रेट किया गया है।

ध्यान दें कि 22 μF * 2 mΩ = 22 = 0.044 μs उत्कृष्ट सिरेमिक प्रदर्शन है, जहां कम ESR इलेक्ट्रोलाइटिक कैपेसिटर हैं <1 μs और सामान्य उद्देश्य इलेक्ट्रोलाइटिक कैपेसिटर >> 100 μs। चूंकि f >> 50 kHz यह विनियमन के लिए महत्वपूर्ण है और समानांतर में सुझाए गए भागों में से तीन के साथ सुधार हुआ है।

अल्युमीनियम-इलेक्ट्रोलाइटिक कैपेसिटर में इस कम ESR * C = an को प्राप्त करना असंभव है, यहां तक ​​कि अल्ट्रा-लो ESR प्रकारों के साथ भी। यही कारण है कि इस डिजाइन में सिरेमिक का उपयोग किया जाता है।

यदि ईएसआर बहुत अधिक है और प्रतिक्रियाशील कदम भार लागू होते हैं तो अस्थिरता, उच्च तरंग वोल्टेज और ओवरशूट के लिए अधिक संभावना है।

यदि आपके पास ऑटोमोटिव डिज़ाइन या परीक्षण विनिर्देशों या तनाव परीक्षण के साथ DVT परीक्षण योजना नहीं है, तो यह डिज़ाइन ठीक से पूरा नहीं हुआ था।


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जानकारी के लिए धन्यवाद, दिलचस्प! मुझे नहीं लगता कि यह हमारे डिजाइन पर लागू होता है, क्योंकि हमारा पीसीबी कभी कार से जुड़ा नहीं होता है।
मैकडोनाल्ड्टोमव

@ macdonaldtomw यदि आपके पास सबसे खराब स्थिति इनपुट पर्यावरण चश्मा और क्षणिक इनपुट वोल्टेज है, तो DVT की योजना इन दोषों से होती है, जो ओवरपेड विफलता के साथ फील्ड रिटर्न के बजाय डिजाइन चरण के दौरान मिलेंगे।
टोनी स्टीवर्ट Sunnyskyguy EE75

बहुत बढ़िया बिंदु। आंतरिक क्षतिपूर्ति के विवरण के लिए ti.com/lit/an/slva546/slva546.pdf देखें । आउटपुट शून्य महत्वपूर्ण है और गणना की गई 45 डिग्री बिंदु (1 / (2 * pi * Cout * ESRout) को स्थिरता के लिए डबल पोल से थोड़ा ऊपर होना आवश्यक है। एक उच्च ESR कैप उस शून्य को काफी कम खींच लेगा जो सिस्टम हो सकता है। स्थिरता के लिए सीमांत जब घटक सहिष्णुता को ध्यान में रखा जाता है।
पीटर स्मिथ

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डेटाशीट C4 को कम ESR सिरेमिक कैपेसिटर (20 68F से 68 )F) होने की सलाह देता है । आपको 22 electroF इलेक्ट्रोलाइटिक लगता है। सभी डेटाशीट उदाहरण समानांतर में दो 10 inF दिखाते हैं। वास्तविक मूल्य संभवतः आवृत्ति पर निर्भर करता है। मुझे नहीं पता कि यह समस्या हो सकती है या नहीं। परंतु...

मैंने MC34063 को विफल किया है, क्योंकि इनपुट संधारित्र अनुचित रूप से कम था या उच्च ESR था। आमतौर पर बिजली बंद होने पर विफलता होती है, लेकिन यहां प्रासंगिक नहीं हो सकता है।


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प्रयोगशाला में यहां विनाशकारी परीक्षण के माध्यम से, यह प्रतीत होता है कि हिरन कनवर्टर इनहार्ड्स के इस पिघले हुए ढेर का सबसे संभावित कारण हिरन कनवर्टर के लिए रिवर्स पोलरिटी का अनुप्रयोग था।

आपकी अंतर्दृष्टि के लिए सभी को धन्यवाद, मैं निश्चित रूप से इस डिजाइन के अगले पुनरावृत्ति में सुधार करने के लिए उनका उपयोग करूंगा।


इसके अलावा, मैंने अभी-अभी एक ओवर-वोल्टेज स्थिति देखी है जिसने एक अलग पीसीबी पर एक ही काम किया (जो कि, BUCK IC को आग लगने और तुरंत पिघलाने का कारण बना)।
मैकडोनाल्ड्टोमव

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यदि आप डिज़ाइन को फिर से देखने का इरादा रखते हैं, तो अधिक कसकर नियंत्रित थ्रेशोल्ड के साथ एक हिस्से को चुनने से एन लो पिन पर पूरे कम वोल्टेज कट-ऑफ सर्किट को एक साधारण संभावित विभक्त द्वारा प्रतिस्थापित किया जा सकेगा। यह लागत बचत नए उपकरण के लिए भुगतान करेगी और कुछ सुरक्षा घटकों के लिए कुछ बजट दे सकती है। TPS562200 वर्तमान सीमा 5.3A तक कर सकता है। प्रारंभ करनेवाला शायद तब तक अत्यधिक संतृप्त होता है।


महान विचार, हालांकि मुझे 12V बैरल जैक के साथ-साथ (केवल 5V हिरन कनवर्टर) प्रवाह को रोकने के लिए कम वोल्टेज कटऑफ की आवश्यकता है।
मैकडोनाल्ड्टोमव

आह हाँ, यह सच है :-)
एंड्रयू व्हाइट

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मैं सुझाव दूंगा कि बहुत छोटे हिस्से को गर्म होने का रास्ता मिल रहा है जब उस पर एक भार रखा जाता है और बस जल जाता है। बोर्ड का लेआउट भी भाग के लिए एक बोर्ड स्तर के हीट के रूप में तांबे का उपयोग करने के तरीके में बहुत अधिक नहीं दिखाता है।

आपको या तो हीट स्प्रेडर के साथ आने की आवश्यकता हो सकती है, एक पैकेज का उपयोग करें जिसमें एक एकीकृत थर्मल पैड हो और / या बहुत बीफ़ियर पैकेज में एक और हिस्सा ढूंढें।


+1 मैं यह सलाह देता हूं। पहली बात यह है कि लोड और इनपुट की सीमा पर कनवर्टर की दक्षता की जांच करना। यह आईसी छोटा है, और बोर्ड लेआउट या गलत घटक गुणवत्ता में किसी भी अपूर्णता से अधिक गर्मी हो सकती है।
अले..चेंस्की
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