मेरे पास पीएलएल के बारे में एक प्रश्न है। पीएलएल का उद्देश्य एक ही आवृत्तियों के साथ दो संकेत प्राप्त करना है (चरणों में एक बदलाव हो सकता है, जैसा कि मैं समझता हूं)। तो, इस मामले में, आप चरणों की तुलना करने के लिए एक चरण डिटेक्टर का उपयोग क्यों करते हैं, और केवल आवृत्तियों की तुलना नहीं करते हैं?
धन्यवाद
जवाबों:
ज्यादातर मामलों में, यह बताने का सबसे अच्छा तरीका है कि फीडबैक तरंग की आवृत्ति संदर्भ तरंग की आवृत्ति से सटीक रूप से मेल खाती है या नहीं, यह देखने के लिए कि क्या दो तरंगें एक निश्चित चरण संबंध बनाए रखती हैं। यदि प्रतिक्रिया तरंग की आवृत्ति संदर्भ तरंग की तुलना में थोड़ी अधिक है, तो इसका चरण प्रत्येक चक्र में एक बढ़ती हुई राशि द्वारा संदर्भ तरंग रूप का नेतृत्व करना होगा। इसी तरह यदि इसकी आवृत्ति संदर्भ से कम है, तो इसका चरण प्रत्येक चक्र में पिछड़ जाएगा। यदि संदर्भ तरंग काफी हद तक स्थिर है, तो एक चरण लॉक को बनाए रखने की कोशिश करने से बहुत स्थिर आवृत्ति लॉक निकलेगा।
ऐसे समय होते हैं जब एक चरण लॉक को बनाए रखना मुश्किल या प्रति-उत्पादक होता है, जैसे कि यदि किसी को एक स्थिर आवृत्ति उत्पन्न करने की आवश्यकता होती है, जिसका दीर्घकालिक औसत "वॉरब्लिंग" संदर्भ से मेल खाता है। उस मामले में, तथ्य यह है कि एक आवृत्ति-बंद लूप संदर्भ की आवृत्ति को कसकर ट्रैक नहीं करेगा क्योंकि चरण-बंद लूप एक नुकसान नहीं होगा, क्योंकि उस मामले में लूप का पूरा उद्देश्य जंग लगने से बचने के लिए होगा संदर्भ में आउटपुट के माध्यम से पारित कर दिया। सामान्य तौर पर, हालांकि, फेज-लॉक किए गए छोरों की तंग प्रतिक्रिया आवृत्ति-बंद छोरों की शिथिल प्रतिक्रिया के लिए बेहतर होती है।
अधिक सैद्धांतिक कोण से, आवृत्ति चरण का समय व्युत्पन्न है। समान रूप से, चरण आवृत्ति का समय अभिन्न है। इसलिए, जब VCO के माध्यम से आवृत्ति को नियंत्रित करने के लिए एक चरण डिटेक्टर का उपयोग किया जाता है , तो लूप के चारों ओर एक एकीकरण होता है। या, मोटे तौर पर, एक कम-पास फ़िल्टरिंग प्रभाव।
जैसा कि सुपरकैट बताता है, प्राप्त लाभ "वॉरब्लिंग" की अस्वीकृति है या यहां तक कि संदर्भ में गड़बड़ भी है।
कई साल पहले, हौसले से ढके बीईई के साथ, मैंने एक समस्या को हल करने के लिए एक पीएलएल का उपयोग किया, जहां बैकप्लेन घड़ी पर ग्लिट्स, उदाहरण के लिए, हॉट प्लगिंग कार्ड, (यह एक डिजिटल लूप वाहक था), विशेष रूप से संवेदनशील कार्ड के कारण "लॉक अप", प्रगति में किसी भी सक्रिय कॉल को छोड़ने। पीएलएल ने ग्लिट्स को अस्वीकार कर दिया, लाइन कार्ड के लिए एक स्थिर घड़ी का निर्माण किया, जो कि औसतन, आवृत्ति को बैकप्लेन घड़ी में बंद कर दिया गया था।
मुझे लगता है कि मुख्य कारण यह है कि चरण को लगभग शून्य समय में तुरंत मापा जा सकता है, जबकि टाइप II चरण के डिटेक्टरों में कई पीएलएल पुस्तकालयों और पीएलएल चिप्स में निर्मित आवृत्ति को कम से कम एक घड़ी चक्र की आवश्यकता होती है। और यदि डेटा का उपयोग करते हैं, तो सिग्नल की आवृत्ति को निकालना आसान नहीं हो सकता है। इसके अलावा glitches की उपस्थिति त्रुटियों का कारण बनता है।
वास्तविकता यह है कि एफ डिटेक्शन सकारात्मक प्रतिक्रिया की कमी के कारण तेजी से कब्जा समय देता है जब एक चक्र टाइप I चरण डिटेक्टरों जैसे कि विशेष या गेट्स या डायोड या ट्रांजिस्टर गुणक चरण मिक्सर के लिए सकारात्मक प्रतिक्रिया बनने के लिए रुक जाता है। लेकिन ये ग्लिट्स के लिए अधिक प्रतिरक्षा हैं और झूठे संक्रमण को अनदेखा करते हैं।
एज सेंसिटिव डिटेक्टर्स वे चरण या साइकल काउंट या फ़्रीक्वेंसी डिटेक्ट होते हैं जो ग्लिट्स के लिए इम्यून नहीं होते हैं और न ही नॉइज़ इनपुट सिग्नल के लिए एक अच्छा मेल होता है, लेकिन पीएलएल फ्रीक्वेंसी स्केलिंग के लिए बहुत उपयोगी होता है क्लॉक सिंथेसिस के लिए वाइड रेंज इनपुट फ़्रीक्वेंसी एरर जहां एनालॉग या टाइप I फ़ेज़ डिटेक्टर होते हैं बैंडविड्थ की वृद्धि और लूप के लाभ के बिना विस्तृत कैप्चर रेंज में अधिक कठिनाई।
मेरा पसंदीदा पीएलएल एक टीवी अप्रयुक्त ऊर्ध्वाधर ब्लैंकिंग अंतराल (वीबीआई) पर शोर डेटा पर कब्जा करना था। डेटा हर क्षेत्र की एक पंक्ति के लिए सरल 4Mb / s NRZ था। या NTSC के लिए एक सेकंड का 1/120 वां। वीसीएक्सओओ को आरी के संकेत में परिवर्तित किया गया था और डेटा एनालॉग प्रसारण था जहां शोर मौजूद हो सकता है। आईएसआई को खत्म करने के लिए डेटा को कोसाइन किया जाता था और उत्पाद को एक शॉट दालों में विभेदित किया जाता था, जो कि सवथोथ सिग्नल के चरण का नमूना होगा और फिर अगले बिट संक्रमण तक रोक रहेगा। यह एक क्षेत्र से दूसरे स्थान पर सिंक में रहने के लिए पर्याप्त स्थिर था लेकिन 1% के भीतर चरण की त्रुटि को ठीक कर सकता है। हमने इसका उपयोग TRS-80 के VIC-20 के शुरुआती 80 के दशक में चक्रवात के लिए निष्पादन योग्य खेलों में प्रसारित करने के लिए किया था, ताकि यह एक 2 रास्ता मॉडेम के रूप में दिखाई दे जो केवल एक सर्वर था जो सभी गेमों को जल्दी से चयनित करने के लिए भेज रहा था (छोटी फ़ाइलें वापस)
एस एंड एच सर्किट का उपयोग करने वाला फेज़ डिटेक्टर सिग्नल हमेशा एक एरर सिग्नल पैदा करता है जो सिग्नल के डुप्लिकेट होने का नमूना होता है ... मेरे मामले में एक तेज सॉउटोथ सिग्नल है। शून्य चरण त्रुटि पर। डेटा किनारों को Sawtooth के मध्य के साथ पंक्तिबद्ध किया गया।
गणितीय दृष्टिकोण से चरण डिटेक्टरों के चरणों की तुलना संकेतों से नहीं की जाती है। आमतौर पर चरण डिटेक्टर गैर-रैखिक कार्यों (जैसे पाप, चूरा, दालों का गुच्छा) का उत्पादन करते हैं जो कुछ सन्निकटन में केवल दो संकेतों के बीच चरण अंतर पर निर्भर करता है। छेद प्रणाली (VCO + चरण डिटेक्टर + फिल्टर) की जटिल गैर-रेखीय गतिशीलता इनपुट आवृत्ति के लिए VCO की आवृत्ति को सिंक्रनाइज़ करने के लिए चरण-बंद लूप को मजबूर करती है। PLL के विभिन्न संशोधन का उपयोग प्रदर्शन विशेषताओं में सुधार करने के लिए किया जाता है ( PL-आधारित सर्किट की होल्ड-इन, पुल-इन और लॉक-इन श्रेणियाँ: शास्त्रीय सिद्धांत की कठोर गणितीय परिभाषाएँ और सीमाएँ।) तेजी से और अधिक मजबूत तरीके से आवृत्तियों को सिंक्रनाइज़ करने के लिए। सबसे लोकप्रिय चरण डिटेक्टरों में से एक चरण फ़्रीक्वेंसी डिटेक्टर (पीएफडी) है जो इन विशेषताओं को सुधारने के लिए संकेतों के आवृत्ति अंतर का उपयोग करने के लिए डिज़ाइन किया गया है। एनालॉग पीएलएल मॉडल का अच्छा गणितीय अवलोकन चरण-बंद लूप में दिया गया है : शास्त्रीय सिद्धांत की अरेखीय मॉडल और सीमाएं