हमारे पास पीसीबी (आमतौर पर अधिकतम 4-6 परत) की गिनती करने के लिए बहुत ऊँची परत क्यों नहीं है?

Question

ऐसा लगता है कि सर्किट और घटक बनाने पर इतना शोध किया जा रहा है जो छोटे और छोटे हैं, लेकिन एक निश्चित बिंदु पर हम ऐसे घटकों और बोर्डों को डिजाइन करने जा रहे हैं जो शाब्दिक रूप से केवल कुछ परमाणु व्यापक हैं।

ऐसा क्यों है कि कंपनियां 4 परत सर्किट बोर्ड बनाने में इतना पैसा लगाती हैं कि 10 वर्ग इंच अभी भी केवल एक फ्लैट 4 परतें हैं, लेकिन शायद 8 वर्ग इंच, उदाहरण के लिए केवल 8 परत बोर्ड बनाने के बजाय केवल 5 वर्ग इंच? (8 अभी भी संभव है और यह किया जाता है, लेकिन 100 परतों या अधिक कहने के लिए इसे क्यों नहीं लिया गया है?)

क्या आईसी डिजाइन के लिए भी यही सिद्धांत लागू होता है? क्या IC आमतौर पर केवल कुछ परतें होती हैं और पतली चादरों में फैल जाती हैं, या वे आमतौर पर अधिक लंबवत निर्मित होती हैं?

* संपादित करें: तो एक बात जो मुझे टिप्पणियों से स्पष्ट हो गई है वह यह है कि सर्किट बोर्ड डिजाइन में आप केवल बाहरी 2 परतों पर घटकों को रख सकते हैं। यह बाहरी परतों को बुनाई के अलावा किसी भी चीज़ के लिए अनावश्यक बना देगा। आईसी डिजाइन के बारे में क्या, एक इंटेल प्रोसेसर जैसा कुछ? क्या बाहरी दो परतों पर अभी भी विशेष घटक हैं, या एक प्रोसेसर सर्किट बोर्ड की तुलना में अधिक 3 डी है?

Comments

एक शब्द: मूल्य।

— विनी

अधिकांश पीसी मदरबोर्ड अब 8, 16 या 32 परतें हैं।

— टॉम कारपेंटर

एक रेडियो मॉड्यूल, जिसके साथ मैं काम करता हूं, 12 परत सर्किट बोर्ड पर बनाया गया है। बहुत महंगा मॉड्यूल, लेकिन यह मेरे द्वारा आज तक की गई किसी भी चीज़ से बेहतर काम करता है।

— ड्वेन रीड

एक प्रोसेसर बहुत कुछ एक सर्किट बोर्ड की तरह है, एक परतें हैं जो एक पीसीबी पर चिप्स के समान हैं, ये ट्रांजिस्टर और सिमलर हैं। फिर कई धातु की परतें हैं जो एक पीसीबी में अन्य परतों की तरह हैं जो "बस" सब कुछ कनेक्ट करती हैं।

— Old_timer

आपको क्यों लगता है कि विशेष अनुप्रयोगों के लिए इतनी उच्च परत की गिनती वाले बोर्ड नहीं बनाए जा रहे हैं ?

— कॉनर भेड़िया

Answer 1

आइए इस iPhone PCB पर एक नजर डालते हैं।

ध्यान दें कि कोई निशान नहीं हैं, केवल दोनों तरफ हर जगह एक दूसरे के बगल में लगे उपकरणों के साथ पैड हैं।

यह एचडीआई (हाई डेंसिटी इंटरकनेक्ट) है।

यह बहुत साफ-सुथरा है। मूल रूप से आप एक या दोनों तरफ 1-2 बाहरी परतों के लिए अतिरिक्त भुगतान करते हैं जो बहुत छोटी विशेषताओं के साथ etched है। आंतरिक परतें, जो कि ज्यादातर बिजली और जमीनी विमान हैं, वैसे भी नियमित सस्ते प्रक्रियाओं का उपयोग करके खोदी जाती हैं।

सतह को अगली उच्च घनत्व परत से जोड़ने के लिए छोटे माइक्रोविअस पैड में लेजर-ड्रिल किए जाते हैं। वहाँ भी अंधे और दफन vias।

चीजों को सरल बनाना ... मानक PCB के साथ मुख्य समस्या vias है। वे पूरे बोर्ड से गुजरते हैं और सभी परतों पर जगह खाते हैं। यदि आप चाहें तो आप परतें जोड़ सकते हैं, लेकिन वे अभी भी छेद से भरे होंगे! और यह महंगा हो जाता है। आप ड्रिल के आकार के नीचे छेद के माध्यम से हटना नहीं कर सकते हैं, और ड्रिल वास्तव में काफी कठिन होना चाहिए ... आप जानते हैं, पूरे बोर्ड को बिना टूटे ड्रिल करें ... तो यह बहुत छोटा नहीं हो सकता है। इसके अलावा, सब कुछ ठीक से संरेखित और रजिस्टर करना होगा। सटीक सामान सस्ता नहीं है।

हालांकि, एक माइक्रोविआ केवल एक या दो बहुत पतली परतों से गुजरता है, इसलिए इसे एक लेजर के साथ ड्रिल किया जा सकता है, और छेद बहुत छोटा हो सकता है। ये, और अन्य परतों पर ब्लाइंड / दफन vias मुक्त स्थान और अधिक निशान को रूट करने की अनुमति देते हैं, और दोनों पक्षों पर घटक डालते हैं।

प्रत्येक परत इन तकनीकों के साथ बहुत कुछ कर सकती है।

Comments

पुनश्च: लेजर इसे सुपरहिट करके सामग्री को समाप्त कर देता है, अनिवार्य रूप से यह चीजों को खराब कर देता है। आप यह नहीं चाहते कि एक बहुत ही संकीर्ण छेद के नीचे, सीमित स्थानों में गैसों का विस्तार हो और वह सब ...

— peufeu

Answer 2

मुझे नहीं पता कि आप किन बोर्डों को देख रहे हैं, लेकिन उच्च परत की गिनती निश्चित रूप से उपयोग की जाती है जहां यह आर्थिक समझ में आता है। क्या आपने हाल ही में एक पीसी या सेलफोन के मदरबोर्ड को देखा है? मैं नियमित रूप से कॉम्पैक्ट विशेष उद्देश्य वाले उत्पादों पर काम करता हूं, जो 6 से 12 परत पीसीबी से कहीं भी हैं। विशेष रूप से, हाई पिन काउंट BGA पैकेजों को आंतरिक बॉल्स के लिए कनेक्शन (उर्फ "फैनआउट") बनाने के लिए एक निश्चित संख्या में परतों की आवश्यकता होती है।

लेकिन आपके सवाल का कोई मतलब नहीं है। आप सामान्य रूप से एक 10 वर्ग इंच के बोर्ड की जगह नहीं ले सकते। 5 वर्ग मीटर वाले चार परतों वाले बोर्ड में 8 परतें होती हैं - यह उस तरह काम नहीं करता है। याद रखें, घटकों को केवल बाहरी दो परतों पर रखा जा सकता है, जो पीसीबी के क्षेत्र पर कम सीमा रखता है। उन घटकों और इनर-लेयर वायरिंग के बीच कनेक्शन के लिए vias की आवश्यकता होती है जो बाहरी परतों पर क्षेत्र को भी लेते हैं। ब्लाइंड और दफन vias कुछ हद तक तारों के लिए आवश्यक क्षेत्र की मात्रा को कम कर सकते हैं, लेकिन वे अतिरिक्त प्रसंस्करण चरणों और लागत को बोर्ड में भी जोड़ते हैं।

कई मामलों में, बोर्ड का आकार घटकों की संख्या से कम और बाहरी कनेक्टर्स की नियुक्ति से अधिक होता है, आदि जो पैकेजिंग (और उपयोगकर्ता अनुभव) दृष्टिकोण से सबसे अधिक समझ में आता है। उदाहरण के लिए, एक एकल "ओवरसाइज़" पीसीबी का उपयोग करना जो सामने से बॉक्स के पीछे तक सभी तरह से फैला हुआ है, इससे समझ में आ सकता है कि क्या यह उन दोनों के बीच केबल बिछाने के साथ दो अलग-अलग असेंबली बनाने के खर्च को समाप्त करता है। फिर डिजाइनर के पास घटकों को थोड़ा बाहर फैलाने और कम परतों का उपयोग करने का "लक्जरी" है। इस दृष्टिकोण का उपयोग करते हुए अंतिम बीओएम लागत अक्सर सबसे कम होती है।

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IC डिज़ाइन के बारे में आपके संपादन पर प्रतिक्रिया: वास्तव में, IC में सक्रिय घटकों की केवल एक परत होती है, जो कि 2-पक्षीय पीसीबी की तुलना में और भी अधिक प्रतिबंधात्मक है। हालाँकि, सक्रिय परत की न्यूनतम सुविधा का आकार आमतौर पर ऊपर की धातु की तारों की परतों की तुलना में बहुत छोटा होता है, इसलिए कई तारों वाली परतें होने में काफी लाभ होता है।

लिमिटिंग फैक्टर यह तथ्य बन जाता है कि किसी भी वायरिंग लेयर से सक्रिय लेयर तक जाने वाले वायस को सभी लोअर वायरिंग लेयर्स से गुजरना चाहिए, जिससे यह पता लगाया जा सके कि वायरिंग वास्तव में उन लोअर लेयर्स पर कितना किया जा सकता है। इसलिए, सबसे कम परतों का उपयोग केवल "सबसे स्थानीय" कनेक्शन के लिए किया जाता है, और अधिक दूरगामी कनेक्शन और वैश्विक कनेक्शन जैसे बिजली की आपूर्ति और घड़ी के संकेतों के लिए उच्च परतें।

Answer 3

एक मुद्रित सर्किट बोर्ड डिजाइनर के रूप में, मैं कह सकता हूं कि यह लागत से नीचे है। मैंने 56 परतों तक बोर्ड तैयार किए हैं, लेकिन यह एक बहुत ही विशिष्ट मामला था लागत प्रदर्शन के रूप में एक मुद्दे के रूप में ज्यादा नहीं थी। एक अन्य सीमा बोर्ड मोटाई है; उपयोग किए गए टुकड़े टुकड़े केवल इतने पतले हो सकते हैं, और जब आप सभी परतों को 14-16 से अधिक परतों में जोड़ते हैं, तो बोर्ड की मोटाई 1.6 मिमी के मानक से अधिक होने लगती है, और उस 56 परत बोर्ड के मामले में मैंने डिज़ाइन किया मोटाई खत्म हो गई थी 5 मिमी। यदि आप छेद घटकों के माध्यम से उपयोग करने के लिए थे, तो आप इस मुद्दे पर आते हैं कि इन भागों में पिन की लंबाई है जो एक बोर्ड को फिट करने के लिए डिज़ाइन किया गया है जिसमें मोटाई 2 मिमी से अधिक नहीं है, और यदि आप इससे अधिक है कि आपके पास मिलाप करने के लिए पर्याप्त पिन नहीं है, इसलिए विफल हो रहा है विधानसभा गुणवत्ता के लिए आईपीसी मानकों को पारित करने के लिए।

जब यह आईसी डिजाइन की बात आती है, तो लेयर कॉन्सेप्ट थोड़ा अलग होता है क्योंकि मैन्युफैक्चरिंग ज्यादातर डिपोजिशन से होता है, लेकिन उसी तरह जैसे यह PCB के लिए होता है, वैसे ही हर लेयर बनाने के लिए समय जोड़ता है, और इसलिए लागत।

Comments

+1 अगर मैं पूछ सकता हूं, तो 56 परत बोर्ड किसके लिए था? (बस जिज्ञासु।)

— Haailailah HaZeh

@HaLailahHaZeh मैंने देखा उच्चतम परत बोर्ड 40 से अधिक परतों में था, और वैज्ञानिक कंप्यूटिंग में उपयोग के लिए (गेट उस समय) उच्चतम गेट गिनती FPGAs में से 12 आयोजित की। सैकड़ों बीजीए पिन के साथ विशाल चिप्स जो सभी को पीसीबी पर एक-दूसरे और कनेक्टर्स से कनेक्ट करना था। पीसीबी गुरु शायद पहले से ही अपने प्रोजेक्ट पर चर्चा नहीं कर पाएंगे, लेकिन आप अनुमान लगा सकते हैं कि यह परियोजना विशिष्ट, कम मात्रा, उच्च बजट वाली थी, और कुछ बहुत बड़े चिप्स के बीच मार्ग के लिए हजारों जाल थे, जिसमें संभवतः FPGAs शामिल थे या कुछ और आम चिप्स के बगल में ASICs।

— एडम डेविस

@ हेल्लाहजैह, मैंने कुछ वर्षों के लिए एटीई (स्वचालित परीक्षण उपकरण) के लिए बोर्ड डिजाइन करने का काम किया, और अधिक विशेष रूप से, उन बोर्डों को डिजाइन करना जो एटीई और सेमीकंडक्टर के बीच का इंटरफ़ेस होगा जो परीक्षण करने की आवश्यकता है। इस मामले में बोर्ड को मेनफ्रेम प्रोसेसर का परीक्षण करना था जो कि 3800+ गेंदों के साथ एक BGA था। कई परतें होने का कारण यह था कि इस उपकरण की बिजली की खपत बड़े पैमाने पर थी, और प्रत्येक बिजली शाखा पर 300A की वर्तमान चोटियों का विरोध करने के लिए आंतरिक परतों पर कई 2oz तांबे की आवश्यकता थी। बाकी GND और 15 या इतनी सिग्नल लेयर्स थी।

— पीसीबी गुरु

Answer 4

हम कर। ज्यादा मोटा न होने पर पीसीबी की 16 परतें मोटी हो जाती हैं।

आईसी ट्रांजिस्टर की एक परत है और फिर शीर्ष पर तारों की 16-32 परतें हैं।
2.5-d IC सिलिकॉन वेफर्स के बीच इंटरकनेक्ट्स के साथ प्रत्येक शीर्ष पर इन के ढेर हैं।
3-d IC में वास्तव में ट्रांजिस्टर की कई परतें होंगी, लेकिन मुझे यकीन नहीं है कि ऐसा करने वाले कई निर्माता हैं।

परतों को न्यूनतम रखने की कोशिश करने का मुख्य कारण केवल लागत है। जब आप किसी चीज़ का निर्माण कर रहे हों तो हर पैसा खर्च होता है। अधिक परतें = अधिक समय और अधिक लागत। जब आपको उन परतों की आवश्यकता होती है जो आपको उनकी आवश्यकता होती है और हरे रंग के होने पर वे आपके लिए होते हैं।

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3 डी फ्लैश की गिनती करता है? यह घनत्व बढ़ाने के लिए 64 कोशिकाओं तक के स्तंभों का उपयोग करता है, लेकिन मुझे यकीन नहीं है कि वास्तविक चार्ज ट्रैप्स के अलावा कुछ भी चिप के आधार परतों में कॉलम बनाम में हैं।

— डेन जुएलाइट

@DanNeely युप, 3 डी फ्लैश पूर्ण 3 डी के रूप में गिना जाता है। सैमसंग के अनुसार, वे अपने वी-नंद प्रौद्योगिकी के साथ 100 परतों तक कर रहे हैं। मुझे लगता है कि वे हर परत पर नियंत्रण तर्क मिल गया है। अन्यथा, उस डेटा को बाहर पंप करना भयानक धीमी गति से होगा। samsung.com/semistory/products/flash-storage/v-nand

— horta

Answer 5

लागत में कमी इसका मुख्य कारण है।

80 के दशक के मेनफ्रेम में, हमारी मूल कंपनी ने 200k sqft का कारखाना खरीदा, जिसने MOBO आकार में 50 लेयर माइक्रोग्रिड ट्रैक बनाए और इन बोर्डों के लिए प्रेस बड़े पैमाने पर डंपस्टर आकार के वत्स पूर्ण तरल चढ़ाना के लिए तरल सोने के रसायनों से भरे हुए नहीं थे।

जब मैं आर एंड डी के लिए हर महीने पीसीबी खरीदता था और लागत अनुमान अनुमानों की कुछ पंक्तियों तक कम किया जा सकता था जो मूल रूप से तांबे या मोटाई और क्षेत्र * परतों का कुल वजन था। इसलिए अधिक परतों को जोड़ने से लागत तब तक बढ़ जाती है जब तक कि पतला नहीं किया जाता है। जोड़ा लागत रूटिंग और छेद मात्रा और आकार के सामान्य मानदंड के तहत और सामान्य 8/8 मील के नीचे थी जो अब 3 / 3mil ट्रैक और अंतराल के नीचे है।

प्रदर्शन में एक मेनफ्रेम को बदलने की लागत एक उच्च अंत पीसी की तरह है जो केवल एक मेनफ्रेम के स्वामित्व का 0.02% खर्च करता है।

90 के दशक में मेरे लिए अंगूठे का नियम 1oz Cu की सभी परतों पर 5 सेंट प्रति वर्ग था

Answer 6

सबसे पतला पीसीबी प्री-प्रोग बनाया गया है जो लगभग 2 मील प्रति परत से मेल खाता है इसलिए लगभग 30-32 से अधिक परतें (और कोई कोर) सामान्य 1.6 मिमी से अधिक मोटे बोर्ड की आवश्यकता नहीं है।

एक 14 लेयर बोर्ड बनाम 4 लेयर बोर्ड की प्रति सेमी ^ 2 की मात्रा लगभग 100 में 5-6: 1 की मात्रा 100 और 12: 1 की मात्रा 10 है, दूसरे शब्दों में सेटअप लागत काफी अधिक है और साथ ही परिवर्तनीय लागत भी है।

आप केवल भागों को एक साथ इतने करीब से प्राप्त कर सकते हैं ताकि बचत वास्तविक हो, लेकिन सीमित है, उच्च परत मायने रखता है। बचत बीजीए या चिप स्केल पैकेज और सबसे छोटे निष्क्रिय भागों (0201 से छोटे), बहुत ही महीन रेखाओं (3 या 4 मील), उदाहरण के लिए, अंधे vias, दफन vias, माइक्रोविआस का उपयोग करके भी प्राप्त की जाती है। , और डिज़ाइनर प्रिंटिंग को छोड़कर। उन चीजों में से प्रत्येक की लागत अधिक होती है और समान स्तर की विश्वसनीयता के लिए उच्च स्तर की तकनीक की आवश्यकता होती है।

एक ही कनेक्टिविटी के लिए सामान्य हाई लेयर काउंट बोर्ड में लागत अधिक होती है (प्रदर्शन अधिक ग्राउंड प्लेन के साथ बेहतर हो सकता है, इसलिए मैं बराबर कार्यक्षमता नहीं कहता हूं) और बहुत अधिक निश्चित लागतें हैं इसलिए कम मात्रा या सस्ते उपकरणों में देखा जा सकता है ।

एक स्मार्टफोन एक उदाहरण है जहां लागत उचित है, लेकिन अधिकांश उत्पादों को बहुत कम से कम आईसी और अन्य पैकेजों का उपयोग करने की आवश्यकता नहीं होती है जो एक साथ कसकर बंद हो जाते हैं।

आईसीएस, जैसा कि मैं समझता हूं, कनेक्टिविटी के लिए धातु की परतों के कई (दसियों) का उपयोग कर सकता है (सीपीयू जैसे जटिल डिजिटल आईसीएस जो एक अरब ट्रांजिस्टर हो सकते हैं, सरल एनालॉग चिप्स नहीं)।

Answer 7

एक समस्या है 2 परतें (PTH के साथ) हल: कुछ घटक (या पुल / शून्य-ओम / ...) को पार करने के बिना निशान पार नहीं कर सकते हैं।

3 परतों को हल करने में समस्या है: निम्न-स्तर या उच्च-आवृत्ति सिग्नल के निशान के लिए ग्राउंड रिटर्न ट्रेस की तुलना में एक अलग मार्ग पर हैं, जिससे ग्राउंड लूप, अपरिभाषित ट्रेस प्रतिबाधा, प्रेरक युग्मन और खराब परिरक्षण होता है। एक ग्राउंड प्लेन कमोबेश समानान्तर ग्राउंड रिटर्न ट्रेस के बराबर होता है (क्योंकि यह सबसे कम-इंडक्शन लूप बनाता है)।

4 परतों को हल करने में एक समस्या है: विद्युत वितरण वायरिंग सिग्नल के निशान से जगह लेता है और जटिलता जोड़ता है।

5 परतों को हल करने में एक समस्या है: निम्न स्तर या आरएफ एनालॉग सर्किटरी और डिजिटल (पल्स) और / या पावर सर्किट एक जमीन साझा करते हैं, और बाद की वजह से थोड़ी सी जमीन बदलाव पूर्व से भारी बढ़ जाता है।

इससे आगे की कोई भी चीज सिर्फ अतिरिक्त जटिलता और / या अतिरिक्त पावर रेल की पूर्ति कर रही है ...

Answer 8

कई कारक हैं जो परत की गणना निर्धारित करते हैं:

1 है । बिजली की गड़बड़ी।

मामूली जटिल बोर्ड पर 6 या अधिक बिजली की रेल को देखना असामान्य नहीं है। उचित वितरण काफी चुनौती हो सकता है (खासकर अगर पीसीआई एक्सप्रेस, फाइबर चैनल 4x या यहां तक ​​कि 10x, Infiniband, 10G ईथरनेट, SMPTE292 या तेज) जैसे उच्च गति लिंक हैं।

अकेले बिजली की आवश्यकताओं को कई परतों की आवश्यकता हो सकती है; एक निर्देशक वर्ग Infiniband स्विच जो मैंने 14 साल पहले डिज़ाइन किया था, स्विच नोड बोर्डों पर 1.2V @ 100A था। हेड अप डिस्प्ले ड्राइव करने के लिए एक उच्च चमक एलईडी ~ 4.5V पर 15A लिया। इस प्रकार की आवश्यकता अकेले कई बिजली और जमीनी परतों के लिए धक्का देती है । बिजली के लिए 8 परतें ऐसे मामलों में असामान्य नहीं हैं।

२ । उच्च घनत्व लेआउट।

लेयर काउंट के अलावा, वीआईएस एक लागत चालक है; अगर गिनती कम की जा सकती है तो कुछ परतों को जोड़ना कम खर्चीला हो सकता है। छेद छेद का आकार भी लागत को ड्राइव करता है; हालाँकि, 0.3 मिमी के साधारण मिनिमन होल का आकार सामान्य रूप से बहुत अधिक लागत नहीं जोड़ेगा, लेकिन बोर्ड मोटाई का पहलू अनुपात 8: 1 के ड्रिल आकार के माध्यम से अधिक होगा, क्योंकि निश्चित रूप से यह जानता है कि इससे ड्रिल बिट टूटने में काफी वृद्धि होगी। यह थोड़ा मुर्गी और अंडा है क्योंकि बढ़ती परत की गिनती से न्यूनतम छेद का आकार बढ़ सकता है ।

३ । उच्च गति के बहुत सारे आपस में जुड़ते हैं।

उच्च गति के जोड़े विभिन्न कारणों से सिंगल लेयर रूटिंग (केवल प्रत्येक छोर पर एक ब्रेकआउट) के साथ सबसे अच्छा काम करते हैं। 2 स्वतंत्र डीडीआर 3 2100 इंटरकनेक्ट के साथ एक पीसीबी पर विचार करें, 8 जी / एस पर पीसीआई एक्सप्रेस के 32 लेन; यह सब कई मार्ग परतों की मांग करता है। यह मिश्रित संकेत (संवेदनशील एनालॉग के बहुत) वातावरण में बहुत चुनौतीपूर्ण हो सकता है।

बेशक हम सबसे अधिक लागत प्रभावी लेयर काउंट चुनते हैं, लेकिन यह अक्सर न्यूनतम संभव नहीं होता है, जो विश्वसनीयता के मुद्दों को पेश कर सकता है (कुंडलाकार रिंग आकार के माध्यम से सीमा को ध्यान में रखते हुए)।

तो इसका उत्तर यह है कि परत की गणना आवेदन द्वारा निर्धारित की जाती है; अगर हम 4 परतों के साथ दूर हो सकते हैं, महान। बहुत बार जो यथार्थवादी नहीं है।

Answer 9

उच्च परत की गिनती वास्तव में संभव है और कुछ अनुप्रयोगों में उपयोग की जाती है।

लेकिन वास्तव में यह लागत और विश्वसनीयता के लिए नीचे आता है।

आपको पीसीबी विनिर्माण प्रक्रिया को समझने की जरूरत है ताकि वास्तव में इस पर सही हैंडल मिल सके। तथ्य यह है, आपके द्वारा जोड़ी गई प्रत्येक परत इस संभावना को बढ़ाती है कि निर्मित स्टैक कार्यात्मक परीक्षण पास नहीं करेगा। विशेष रूप से, परतों के बीच और उसके माध्यम से जुड़े और कनेक्ट करने में विफल हो सकते हैं। जैसे कि विनिर्माण प्रक्रिया के हिस्से के रूप में एक महत्वपूर्ण संख्या में स्क्रैप बोर्ड उत्पन्न होते हैं। आपके पास जितनी अधिक परतें हैं, निर्माताओं को उत्पादन करने की लागत बढ़ जाती है, जो निश्चित रूप से आपके पास हो जाती है।

इसके अलावा, भले ही यह निर्माण में परीक्षण से गुजरता है, लेकिन क्षेत्र में असफल होने वाले उन अंतर्संबंधों की संभावना भी परतों की संख्या के साथ स्पष्ट रूप से बढ़ जाती है।

यकीन है कि यह अक्सर आसान होगा, विशेष रूप से आज के सीएडी टूल्स के साथ, बस एक और परत जोड़ने के लिए, लेकिन कोई भी विवेकशील डिजाइनर लागत को कम रखने और पीसीबी की विश्वसनीयता को अधिकतम करने का प्रयास करता है। अक्सर इसका मतलब है कि मामूली रिडिज़ाइन, चतुर पिन पुनर्मूल्यांकन, बदलते घटक प्रकार आदि।

एक और परत जोड़ने का निर्णय आमतौर पर एक अंतिम उपाय है।