क्या पिन इस रैम के लिए बिल्कुल भी मायने रखता है?


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मैं 128kB SRAM को pic32 चिप रूट करने की कोशिश कर रहा हूंचिप और एक कठिन समय के सभी 17 पता लाइनों और सभी 8 डेटा लाइनों से जुड़ा हो रही है। मैं पहले 16 एड्रेस पिंस को पोर्ट बी पिन 0-15 और डेटा पिन को डी 3 डी पोर्ट को टाई करने की कोशिश कर रहा हूं। कुछ समय के लिए इसके बारे में सोचने के बाद मुझे महसूस हुआ कि मैं शायद अपने जीवन को और अधिक कठिन बना रहा हूँ, आरबीयू को a0, rb1 के साथ a1, इत्यादि के साथ लाइन में लाने की कोशिश कर रहा हूँ, आदि। मैं वास्तव में ऐसा करने में सक्षम होना चाहता हूँ, पोर्ट बी को 16 बिट मान लिखता है। और पते का अधिकांश हिस्सा लोड और तैयार है। यदि मैं राउटिंग की आसानी के आधार पर पिन असाइनमेंट करता हूं, तो तार्किक पता mcu और ram के बीच अलग होगा, लेकिन यह कम से कम सुसंगत होना चाहिए। चूंकि राम के साथ कुछ और संवाद करने की आवश्यकता नहीं है, मुझे नहीं लगता कि यह एक समस्या होगी यदि mcu पता 0x101 के लिए पूछता है और RAM इसे 0x110 पता देता है।

हालांकि, मुझे आश्चर्य है कि क्या यह एक अच्छा विचार है। यदि अनुक्रमिक रीड्स को अधिक कुशल बनाने के लिए डिज़ाइन की गई RAM में कुछ संरचना आंतरिक है, या ऐसा कुछ है, तो मैं उन्हें 1: 1 रूट करने की परेशानी में जाना चाहूंगा। दोनों चिप्स पर पिन की व्यवस्था मेरे लिए कुछ हद तक यादृच्छिक है, इसलिए अगर यह विशेष संख्याओं को अनदेखा कर सकता है, तो यह मेरे लिए बहुत आसान बना देगा। क्या कोई अच्छा कारण है कि मुझे ऐसा करना चाहिए या नहीं करना चाहिए?

जवाबों:


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इस मामले में यह डेटा बिट्स को इंटरचेंज करने और एड्रेस बिट्स को इंटरचेंज करने के लिए पूरी तरह स्वीकार्य है। यह सार्वभौमिक रूप से मामला नहीं है, जैसा कि आप अपने प्रश्न में व्यक्त करते हैं।

इस मामले में डिवाइस एक स्थिर रैम है - AS6C1008 डेटाशीट के माध्यम से एक त्वरित झटका किसी भी प्रकार या किसी भी पते से संबंधित समय निर्भरता के तेजी से acceses करने की किसी भी क्षमता को इंगित नहीं करता है।


सामान्य:

कुछ गतिशील यादें पते के एक उच्च हिस्से में लैचिंग करके डेटा को फटने की अनुमति देती हैं और फिर निम्न पते बिट्स को अनुक्रमित करती हैं। यह प्रकाशित तार्किक पंक्ति और स्तंभ संरचना या कुछ रहस्यमय आंतरिक मेचनवाद के अनुरूप हो सकता है जो स्पष्ट रूप से बाहरी रूप से स्पष्ट नहीं है। ऐसे मामलों में आपको स्टोरेज फेल्योर से बचने के लिए डेटा शीट के अनुसार क्या कहना चाहिए।

कुछ शुरुआती डायनामिक मेमोरी मेमोरी सेल रिफ्रेशिंग को प्राप्त करने के लिए एड्रेस सीक्वेंसिंग और एक्सेस टाइमिंग पर निर्भर करती हैं। आप आजकल इनमें से किसी से भी मिलने की संभावना नहीं है।

कुछ यादों (फ्लैश, एरोम, कुछ अन्य) में जीवन रेखाएं होती हैं जो कि अभिगम की संख्या पर निर्भर होती हैं, जो प्रति एक्सेस (पढ़ने या लिखने) या आमतौर पर केवल लिखने के लिए हो सकती हैं, और स्मृति स्थान के अनुसार या मेमोरी कोशिकाओं के कुछ सबसेट में हो सकती हैं। । उत्तरार्द्ध मामले में, यदि आप पते की रेखाओं को काटते हैं, तो आप पहनने के स्तर के एल्गोरिदम में हस्तक्षेप कर सकते हैं। यह केवल काफी विशेषज्ञ उपकरणों के साथ एक संभावित समस्या है और डेटा शीट आवश्यकताओं पर यथोचित रूप से स्पष्ट होने के लिए उत्तरदायी हैं


+1 के लिए "इस मामले में" क्वालीफायर, और स्पष्टीकरण जब यह मामला नहीं हो सकता है।
SplinterReality

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नहीं, आदेश मायने नहीं रखता। पता लाइनों के किसी भी क्रम में हो सकता है, के रूप में डेटा लाइनों कर सकते हैं।

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