CPU आमतौर पर केवल एक बस से क्यों जुड़ता है?


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मुझे यहां एक मदरबोर्ड आर्किटेक्चर मिला:

यहाँ छवि विवरण दर्ज करें

यह मदरबोर्ड का विशिष्ट लेआउट प्रतीत होता है। संपादित करें: ठीक है, जाहिर है यह अब और विशिष्ट नहीं है।

CPU केवल 1 बस से क्यों जुड़ता है ? वह फ्रंट-साइड बस एक बड़ी अड़चन की तरह दिखती है। क्या 2 या 3 बसों को सीधे सीपीयू में देना बेहतर नहीं होगा?

मैं रैम के लिए एक बस की कल्पना करता हूं, एक ग्राफिक्स कार्ड के लिए, और एक हार्डड्राइव, यूएसबी पोर्ट्स, और बाकी सब के लिए किसी तरह के पुल के लिए। इसका कारण मैंने इसे इस तरह विभाजित किया है क्योंकि हार्डड्राइव डेटा दरें मेमोरी की तुलना में धीमी हैं।

क्या इस तरह से करना बहुत कठिन है? मैं यह नहीं देखता कि इसमें कितनी लागत आ सकती है, क्योंकि मौजूदा आरेख में पहले से सात बसों से कम नहीं है। वास्तव में, अधिक प्रत्यक्ष बसों का उपयोग करके, हम बसों की कुल संख्या और शायद पुलों में से एक को भी कम कर सकते हैं।

तो इसमें कुछ गलत है क्या? कहीं कोई बड़ी गड़बड़ी तो नहीं है? केवल एक चीज जो मैं सोच सकता हूं कि शायद सीपीयू और कर्नेल में अधिक जटिलता है, जो मुझे लगता है कि यह अड़चन बस वास्तुकला है कि यह पुराने दिनों में कैसे किया गया था जब चीजें कम परिष्कृत थीं, और डिजाइन मानकीकरण के लिए समान रहता है।

संपादित करें: मैं वॉचडॉग मॉनिटर का उल्लेख करना भूल गया । मुझे पता है कि मैंने इसे कुछ आरेखों में देखा है। संभवत: एक अड़चन बस ने प्रहरी के लिए सब कुछ की निगरानी करना आसान बना दिया। क्या इससे कुछ हो सकता है?


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यह बहुत पुराना तरीका है। आजकल सीपीयू में रूट कॉम्प्लेक्स और मेमोरी कंट्रोलर बनाया गया है - इसलिए सीधे PCIe डिवाइसेस, रैम से जुड़ता है, और प्रभावी रूप से साउथ ब्रिज क्या है। उदाहरण के लिए इस
टॉम बढ़ई

@TomCarpenter हाँ, यह अधिक देखने के लिए शुरू हो रहा है। मैंने जो आरेख पोस्ट किया है वह मैंने स्कूल सहित "हर जगह" देखा है, इसलिए मुझे लगा कि यह अधिक विशिष्ट है।
DrZ214

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वह आरेख ऊपर अभी भी प्रासंगिक है। इन दिनों जो मदरबोर्ड का आरेख नहीं है, बल्कि स्वयं सीपीयू है। "सीपीयू" को "कोर" और "चिपसेट" को "सीपीयू" से बदलें।
स्लीपबेटमैन

जवाबों:


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जो दृष्टिकोण आप दिखाते हैं वह मदरबोर्ड के लिए एक पुरानी टोपोलॉजी है - यह PCIe से पहले होता है जो वास्तव में इसे '00 के दशक में कहीं वापस रख देता है। इसका कारण मुख्य रूप से एकीकरण की कठिनाइयों के कारण है।

मूल रूप से 15 साल पहले एक एकल मरने पर सब कुछ एकीकृत करने की तकनीक लगभग एक वाणिज्यिक दृष्टिकोण से अस्तित्वहीन थी, और ऐसा करना अविश्वसनीय रूप से कठिन था। सब कुछ एकीकृत करने के लिए बहुत बड़े सिलिकॉन मरने के आकार में परिणाम होगा जो बदले में बहुत कम उपज देता है। उपज अनिवार्य रूप से दोषों के कारण एक वफ़र पर आप कितने मर जाते हैं - मरने के बाद एक दोष की संभावना जितनी अधिक होती है।

इसका मुकाबला करने के लिए, आप बस डिज़ाइन को कई चिप्स में विभाजित करते हैं - मदरबोर्ड के मामले में, यह सीपीयू, नॉर्थ ब्रिज और साउथ ब्रिज होने के कारण समाप्त हो गया। सीपीयू एक उच्च गति वाले इंटरकनेक्ट के साथ सिर्फ प्रोसेसर तक सीमित है (जहां तक ​​मुझे याद है, फ्रंट-साइड बस के रूप में जाना जाता है)। आपके पास फिर नॉर्थ ब्रिज है जो मेमोरी कंट्रोलर, ग्राफिक्स कनेक्शन (उदाहरण के लिए कंप्यूटिंग की स्थिति में एक प्राचीन तकनीक), और साउथ ब्रिज के लिए एक और धीमी लिंक को एकीकृत करता है। साउथ ब्रिज का उपयोग विस्तार कार्ड, हार्ड ड्राइव, सीडी ड्राइव, ऑडियो आदि को संभालने के लिए किया गया था।


पिछले 20 वर्षों में उच्च और उच्च विश्वसनीयता के साथ छोटी और छोटी प्रक्रिया नोड्स पर अर्धचालक बनाने की क्षमता का मतलब है कि एक चिप पर सब कुछ एकीकृत करना संभव हो जाता है। छोटे ट्रांजिस्टर का मतलब उच्च घनत्व है जिससे आप निर्माण में अधिक फिट हो सकते हैं और निर्माण में बेहतर प्रक्रिया का मतलब उच्च उपज है। वास्तव में न केवल यह अधिक लागत प्रभावी है, बल्कि आधुनिक कंप्यूटरों में गति की वृद्धि को बनाए रखने के लिए भी महत्वपूर्ण हो गया है।

जैसा कि आप सही ढंग से इंगित करते हैं, एक उत्तरी पुल के लिए एक इंटरकनेक्ट होना एक अड़चन बन जाता है। यदि आप पीसीआई रूट कॉम्प्लेक्स और सिस्टम मेमोरी कंट्रोलर सहित सीपीयू पर सब कुछ एकीकृत कर सकते हैं, तो आपके पास ग्राफिक्स और कंप्यूटिंग के लिए प्रमुख उपकरणों के बीच अचानक एक उच्च गति लिंक है - पीसीबी पर आप शायद Gbps के क्रम की गति की बात कर रहे हैं, टीपीएस के आदेश पर गति प्राप्त कर सकते हैं!

यह नया टोपोलॉजी इस चित्र में परिलक्षित होता है:

नई टोपोलॉजी

छवि स्रोत

इस मामले में जैसा कि आप देख सकते हैं, ग्राफिक्स और मेमोरी कंट्रोलर दोनों सीपीयू डाई पर एकीकृत हैं। जबकि आपके पास अभी भी एक लिंक है जो कि प्रभावी रूप से उत्तरी पुल और दक्षिणी पुल (आरेख में चिपसेट) के कुछ बिट्स से बना एक एकल चिपसेट है, यह आजकल अविश्वसनीय रूप से तेजी से इंटरकनेक्ट में है - शायद 100 + जीपीएस। अभी भी मरने की तुलना में धीमा है, लेकिन पुरानी फ्रंट-साइड बसों की तुलना में बहुत तेज है।

सिर्फ सब कुछ क्यों नहीं एकीकृत? खैर मदरबोर्ड निर्माता अभी भी कुछ अनुकूलन चाहते हैं - कितने PCIe स्लॉट, कितने SATA कनेक्शन, क्या ऑडियो नियंत्रक, आदि।

वास्तव में कुछ मोबाइल प्रोसेसर सीपीयू मरने पर और भी अधिक एकीकृत करते हैं - सोचते हैं कि एआरएम प्रोसेसर वेरिएंट का उपयोग करते हुए एकल बोर्ड कंप्यूटर। इस मामले में, क्योंकि एआरएम सीपीयू डिजाइन को पट्टे पर देता है, निर्माता अभी भी अपने मरने को अनुकूलित कर सकते हैं क्योंकि वे फिट देखते हैं और जो भी नियंत्रक / इंटरफेस चाहते हैं उन्हें एकीकृत करते हैं।


+1, आपने मुझे इसे हरा दिया :) अच्छा जवाब, विशेष रूप से वास्तुकला डिजाइन के ऐतिहासिक कारणों के लिए।
uint128_t

धन्यवाद, विशेष रूप से दूसरा पैराग्राफ हिट घर। हालाँकि, on the die you can achieve speeds on the order of Tbps!Yikes, सीपीयू की क्षमता को बहुत तेजी से संसाधित करने की क्षमता से आगे निकलने की शुरुआत नहीं है?
DrZ214

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@ DrZ214 वे PCI नहीं हैं, वे PCIe हैं जो एक समानांतर बस के बजाय एक सीरियल बस है। PCIe या तो दोनों दिशाओं (पूर्ण द्वैध) में 2.5Gbps, 5Gpbs या 8Gbps प्रति लेन है - 16 लेन व्यापक होने के साथ आमतौर पर दोनों दिशाओं में एक सैद्धांतिक अधिकतम 128Gbps देने के लिए देखा जाता है। और हां, प्रोसेसर की गति के बारे में ऊपर की टिप्पणी जानबूझकर सरल थी, लेकिन अवास्तविक नहीं - सीपीयू से असंबंधित, मैं इस समय एक FPGA डिजाइन पर काम कर रहा हूं जो 315Gbps पर डेटा को संसाधित करता है, और यह पूरी तरह से संभव नहीं है। FPGA, डेटा की कमी है कि क्या सीमित है!
टॉम कारपेंटर

1
मजे की बात यह है कि यह पुराने सिस्टम के आर्किटेक्चर की ओर एक बदलाव का भी प्रतिनिधित्व करता है, जहां मेमोरी और स्टोरेज बसें (आदि) सीधे सीपीयू में जाती हैं।
क्रिस एच

1
@ DrZ214 एक "लेन" एक सिंगल वाइड है, एक घड़ी / डेटा सिग्नल जो दो जोड़े के रूप में भेजा जाता है। PCIe की तुलना में अनोखी बात यह है कि, DDR बस यह है कि PCIe स्वतंत्र रूप से एकत्र और डीग्रेगेट लेन कर सकती है, जबकि अधिकांश बसों में आपको सभी या कुछ भी नहीं लेना है।
pjc50

9

मैं यह नहीं कह सकता कि मैं एक कंप्यूटर आर्किटेक्चर का विशेषज्ञ हूं, लेकिन मैं आपके सवालों का जवाब देने के लिए एक शॉट लूंगा।

यह मदरबोर्ड का विशिष्ट लेआउट प्रतीत होता है।

जैसा कि टॉम ने उल्लेख किया है, यह अब सच नहीं है। अधिकांश आधुनिक सीपीयू में एक एकीकृत उत्तरब्रिज है। दक्षिण वास्तुकला आमतौर पर या तो एकीकृत है या नए आर्किटेक्चर द्वारा अनावश्यक बनाया गया है; इंटेल के चिपसेट प्लेटफ़ॉर्म कंट्रोलर हब के साथ साउथब्रिज को "रिप्लेस" करते हैं, जो सीपीयू के साथ सीधे डीएमआई बस के माध्यम से संचार करता है।

CPU केवल 1 बस से क्यों जुड़ता है? वह फ्रंट-साइड बस एक बड़ी अड़चन की तरह दिखती है। क्या 2 या 3 बसों को सीधे सीपीयू में देना बेहतर नहीं होगा?

वाइड (64-बिट) के बुस महंगे हैं, उन्हें बड़ी संख्या में बस ट्रांससेवर्स और कई आई / ओ पिन की आवश्यकता होती है। एकमात्र उपकरण जिनके लिए बहुत तेज़ चीखने वाली तेज़ बस की आवश्यकता होती है, वे हैं ग्राफिक्स कार्ड और रैम। बाकी सब कुछ (एसएटीए, पीसीआई, यूएसबी, सीरियल और इतने पर) तुलनात्मक रूप से धीमा है, और लगातार एक्सेस नहीं किया जा रहा है। इसलिए उपरोक्त वास्तुकला में, उन सभी "धीमी" बाह्य उपकरणों को एक ही बस डिवाइस के रूप में साउथब्रिज के माध्यम से एक साथ ढोया जाता है: प्रोसेसर हर छोटे बस लेनदेन को मध्यस्थता नहीं करना चाहता है, इसलिए सभी धीमी / अनैतिक बस लेनदेन को एकत्र किया जा सकता है और दक्षिणवर्ती द्वारा प्रबंधित, जो तब बहुत अधिक इत्मीनान से अन्य बाह्य उपकरणों से जुड़ता है।

अब, यह उल्लेख करना महत्वपूर्ण है कि जब मैं ऊपर कहता हूं कि SATA / PCI / USB / सीरियल "धीमा" है, तो यह मुख्य रूप से एक ऐतिहासिक बिंदु है, और आज कम सच हो रहा है। स्पिनडी डिस्क और तेज पीसीआई बाह्य उपकरणों के साथ-साथ यूएसबी 3.0, थंडरबोल्ट और शायद 10 जी ईथरनेट (जल्द ही) पर एसएसडी को अपनाने के साथ, "धीमी" परिधीय बैंडविड्थ जल्दी से बहुत महत्वपूर्ण हो रही है। अतीत में, नॉर्थब्रिज और साउथब्रिज के बीच बस एक बोतल गर्दन की ज्यादा नहीं थी, लेकिन अब यह सच नहीं है। हां, आर्किटेक्चर सीपीयू से सीधे जुड़ी अधिक बसों की ओर बढ़ रहे हैं।

क्या इस तरह से करना बहुत कठिन है? मैं यह नहीं देखता कि इसमें कितनी लागत आ सकती है, क्योंकि मौजूदा डायग्राम के पास पहले से सात बसों से कम नहीं है।

यह प्रोसेसर के लिए अधिक बसों का प्रबंधन करेगा, और अधिक प्रोसेसर सिलिकॉन को busses से निपटने के लिए। जो महंगा है। उपरोक्त आरेख में, सभी बसें समान नहीं हैं। एफएसबी तेजी से चिल्ला रहा है, एलपीसी नहीं है। फास्ट बसों के लिए तेज़ सिलिकॉन की आवश्यकता होती है, धीमी गति से चलने वाली बसों की आवश्यकता नहीं होती है, इसलिए यदि आप CPU से धीमी गति से चलने वाली बसों को दूसरी चिप में स्थानांतरित कर सकते हैं, तो यह आपके जीवन को आसान बनाता है।

हालांकि, जैसा कि ऊपर बताया गया है, उच्च बैंडविड्थ उपकरणों की बढ़ती लोकप्रियता के साथ, अधिक से अधिक बसें सीधे प्रोसेसर से जुड़ती हैं, विशेष रूप से SoC / अधिक उच्च एकीकृत आर्किटेक्चर में। सीपीयू मरने पर अधिक से अधिक नियंत्रक लगाकर, बहुत अधिक बैंडविड्थ प्राप्त करना आसान होता है।

संपादित करें: मैं वॉचडॉग मॉनिटर का उल्लेख करना भूल गया। मुझे पता है कि मैंने इसे कुछ आरेखों में देखा है। संभवत: एक अड़चन बस ने प्रहरी के लिए सब कुछ की निगरानी करना आसान बना दिया। क्या इससे कुछ हो सकता है?

नहीं, यह वास्तव में एक प्रहरी नहीं है। एक प्रहरी बस विभिन्न चीजों को पुनः आरंभ करने के लिए है जब / यदि वे लॉक अप करते हैं; यह वास्तव में बस में चलती हर चीज को नहीं देखता है (यह उससे कहीं कम परिष्कृत है!)।


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Fast buses require fast silicon, slow buses don'tवास्तव में फास्ट सिलिकॉन का क्या मतलब है? उच्च शुद्धता सिलिकॉन? या आप कह रहे हैं कि धीमी बसें सिलिकॉन की तुलना में एक अलग तत्व का उपयोग कर सकती हैं? किसी भी तरह से, मुझे लगा कि सिलिकॉन काफी सस्ती सामग्री थी। प्रहरी के बारे में भी दिलचस्प बात है। मैं इसके बारे में एक संबंधित प्रश्न पूछ सकता हूं।
DrZ214

1
एक तेज़ बस आमतौर पर एक उच्च-प्रदर्शन डिवाइस का हिस्सा होती है जैसे कि सीपीयू। बस इंटरफ़ेस को चिप के अन्य भागों के लिए स्थान और कनेक्शन की आवश्यकता होती है। एक प्रोसेसर डाई पर सिलिकॉन क्षेत्र बहुत धीमी चिप की तुलना में बहुत अधिक महंगा है, क्योंकि प्रक्रिया का आकार छोटा है और निर्माण / पैकेजिंग अधिक कठिन है। इसलिए, एफएसबी पर उपकरणों को केवल उन उपकरणों तक सीमित करना सस्ता है, जिन्हें वास्तव में इस तरह के बैंडविड्थ की आवश्यकता होती है। हालाँकि, जैसा कि अधिक नियंत्रक एक ही डाई (एक SoC) पर सीपीयू के साथ एकीकृत होते हैं, यह अब उतना सच नहीं है।
uint128_t

भले ही धीमी बसों को फास्ट सिलिकॉन की आवश्यकता नहीं होती है , लेकिन धीमी गति से इंटरफेस पर बहुत तेज ड्राइवरों को खोजने के लिए यह असामान्य नहीं है , जो पीसीबी लेआउट के लिए एक प्रमुख सिरदर्द बना सकता है। मैंने साधारण पीसीआई देखी है (पीसीआई-एक्स पर अधिकतम गति 133MHz) 300 पीएस से कम और गिरने के समय के साथ, क्योंकि विक्रेता मानक I / O सेल का उपयोग कर रहे हैं। मुझे पता है कि पीसीआई, एक इंटरफ़ेस के रूप में, सामान्य रूप से नए प्रोसेसर पर उपलब्ध नहीं है, लेकिन यह मुद्दा कहीं और लागू होता है।
पीटर स्मिथ

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जिन बसों में सीपीयू सीधे कनेक्ट होगा बसों की संख्या आमतौर पर सीपीयू के विभिन्न हिस्सों की संख्या तक सीमित होगी जो एक साथ चीजों तक पहुंच सकते हैं। यह असामान्य नहीं है, विशेष रूप से एम्बेडेड प्रोसेसर और डीएसपी की दुनिया में, सीपीयू के लिए कार्यक्रमों के लिए एक बस और डेटा के लिए एक बस है, और दोनों को एक साथ संचालित करने की अनुमति है। एक सामान्य यूनिप्रोसेसर, हालांकि, केवल एक निर्देश चक्र प्रति निर्देश प्राप्त करने से लाभ होगा, और केवल एक डेटा मेमोरी स्थान प्रति निर्देश चक्र तक पहुंचने में सक्षम होगा, इसलिए एक प्रोग्राम-मेमोरी बस और एक से आगे जाने के लिए बहुत लाभ नहीं होगा डेटा-मेमोरी बस। दो विभिन्न धाराओं से प्राप्त डेटा पर किए जाने वाले कुछ प्रकार के गणित को सक्षम करने के लिए,

उन प्रोसेसर के साथ जिनमें कई निष्पादन इकाइयाँ होती हैं, प्रत्येक के लिए एक अलग बस का होना मददगार हो सकता है, ताकि यदि कोई "बाहर" बस इकाइयाँ हों, जिन्हें अलग-अलग "बाहरी" चीजों को लाने की आवश्यकता हो तो बस बिना व्यवधान के ऐसा कर सकते हैं। जब तक कोई तार्किक कारण नहीं है कि विभिन्न निष्पादन इकाइयों द्वारा एक्सेस की जाने वाली चीजें सीपीयू के बाहर विभिन्न बसों के माध्यम से सुलभ होंगी, हालांकि, सीपीयू से अलग-अलग बसें एक मध्यस्थता इकाई में फ़ीड करती हैं जो केवल एक समय में एक अनुरोध को रिले कर सकती हैं। विशेष रूप से बाहरी उपकरण कुछ भी मदद नहीं करेगा। बसें महंगी हैं, इसलिए एक बस में दो निष्पादन इकाइयाँ बैठना अलग-अलग बसों का उपयोग करने की तुलना में सस्ता है। यदि अलग-अलग बसों का उपयोग करने से एक प्रमुख प्रदर्शन में सुधार होगा, तो यह लागत को सही ठहरा सकता है, लेकिन अन्यथा किसी भी संसाधन (चिप क्षेत्र, आदि)।


-1

सीपीयू पैकेजों पर कई विस्तृत बसों के लिए आवश्यक पिनों की संख्या पर विचार करें। उदाहरण के लिए, आठ सीपीयू 64-बिट डेटा बस के साथ प्रत्येक को जोड़ते हैं, साथ ही अन्य उद्देश्यों के लिए अन्य पिनों को मिश्रित करते हैं। क्या शायद 800 पिन के साथ आज कोई सीपीयू पैकेज उपलब्ध है?


क्यों नहीं होगा? एक 32x32 बॉल ग्रिड ऐरे और मल्टी लेयर्ड पीसीबी एक कठिन समस्या (सापेक्ष पैमाने पर) की तरह नहीं है। हार्डवेयर इंजीनियर अद्भुत हैं। // सोचें कि कितने चौड़े और भद्दे रैम कार्ड हो सकते हैं, और अभी भी 1.6 गीगाहर्ट्ज़ (625 पिकोसेकंड) में घड़ी होती है। यदि इलेक्ट्रिक सिग्नल 2/3 सी पर यात्रा करते हैं, तो सबसे लंबा ट्रेस केवल 6 सेमी लंबा हो सकता है, और लंबाई में केवल कुछ मिमी का अंतर ध्यान देने योग्य समय ऑफसेट का कारण होगा। // और मुझे लगता है कि परतों के बीच crosstalk एक ही परत पर निशान के बीच से भी बदतर नहीं होगा।
Oskar Skog

"क्या कोई सीपीयू पैकेज आज 800 पिन के साथ उपलब्ध हैं?" अरे हाँ। इस उत्तर के लिखे जाने पर 1100+ पिन वाले पैकेज पहले से ही सामान्य थे। और आजकल, कुछ Skylake-EX सर्वर सीपीयू के लिए
LGA3647 है
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