मैं सालों से fpgas के साथ काम कर रहा हूं, और हमेशा अपने सर्किट के हर हिस्से (जो इसकी ज़रूरत है) के लिए सिंक्रोनस रिसेट्स का इस्तेमाल करता हूं। यह दी गई घड़ी के चक्र में सर्किट को विश्व स्तर पर रीसेट करने में मदद करता है।
हालाँकि, मुझे बताया गया था कि ASIC सर्किट में, लोग हर जगह अतुल्यकालिक रीसेट का उपयोग करते हैं। मैं सोच रहा हूँ क्यों, और अगर यह कुछ fpga डिजाइनों में भी मामला है। मुझे पेशेवर राय सुनना अच्छा लगेगा।
धन्यवाद
जवाबों:
इस पर काफी विचार हो रहे हैं।
अतुल्यकालिक अभिकथन, तुल्यकालिक शिष्टाचार को अच्छा अभ्यास कहा जाता है। यह घड़ी के मुद्दे को समकालिक आसन पर, और अतुल्यकालिक अभिकर्मक पर संभावित मेटास्टेबिलिटी पर चलने (या रीसेट सिग्नल को पकड़ने के लिए बहुत धीरे-धीरे चलने) के मुद्दे से बचा जाता है।
आप एक रीसेट सिंक्रोनाइज़र (दो FFs) का उपयोग बाकी डिज़ाइनों के लिए तैयार आउटपुट के साथ करेंगे:
कुछ चर्चाएँ:
Async और Sync रीसेट
पत्र सिंक बनाम Async रीसेट पर
मैं कुछ कारणों (किसी विशेष क्रम में) के लिए एक तुल्यकालिक रीसेट पर एक अतुल्यकालिक रीसेट का पक्ष लूंगा:
अंततः मुझे नहीं लगता कि इनमें से कोई भी मुद्दा शो-स्टॉपर्स है, लेकिन वे निश्चित रूप से ASICs पर अतुल्यकालिक रीसेट की मजबूत प्राथमिकता में योगदान करेंगे।
अतुल्यकालिक रीसेट के साथ सिंक्रोनस डी-अभिकथन बहुत अच्छी तरह से काम करता है। जैसा कि ऊपर उल्लेख किया गया है, async रीसेट फ़्लॉप छोटे होते हैं और रीसेट सुनिश्चित करने के लिए एक घड़ी सक्रिय की आवश्यकता नहीं होती है, इसलिए आप केवल पावर और एकल हार्ड वायर्ड पिन या पावर के साथ एक हिस्से को रीसेट (आमतौर पर ज्ञात, कम बिजली की स्थिति) में बाध्य कर सकते हैं- रीसेट पर।
यदि आप वास्तव में इसे खोदना चाहते हैं, तो आप इस पर कमिंग के कागजात पढ़ सकते हैं, विशेष रूप से:
http://www.sunburst-design.com/papers/CummingsSNUG2003Boston_Resets.pdf
चीयर्स।
एक अन्य दृष्टिकोण, जो 'async assert / सिंक रिलीज' दृष्टिकोण से भी अधिक सुरक्षित प्रतीत होगा, एक अतुल्यकालिक रीसेट डिटेक्टर होगा (जितना कि कहीं और वर्णित किया गया है, अतुल्यकालिक 'assert' और सिंक्रोनस 'रिलीज़'), लेकिन से आउटपुट है उस गेट पर कोई भी बाहरी रूप से सामना करने वाला I / O डिवाइस बिना किसी भी तरह के अतुल्यकालिक रूप से रीसेट किए बिना (डिटेक्टर में कुंडी के अलावा)। यदि कोई दो अतुल्यकालिक रीसेट डिटेक्टरों का उपयोग करता है, एक I / O लाइनों के लिए और एक सिंक्रोनस रीसेट डिटेक्टर को खिलाने के लिए, और यदि कोई I / O लाइनों के लिए डिज़ाइन करता है, तो यह केवल रीसेट दालों द्वारा ट्रिप किया जाएगा जो मज़बूती से ध्वनि के लिए पर्याप्त हैं मुख्य डिटेक्टर यात्रा, एक भी मामलों में आउटपुट को गड़बड़ करने से बच सकता है जो सीपीयू को रीसेट नहीं करने जा रहे हैं। ध्यान दें कि यदि कोई ऐसा करता है, तो एक वैध-लंबाई रीसेट पल्स आउटपुट को असिंक्रोनस रूप से रीसेट करेगा,
एक और बात पर विचार करना है कि सिस्टम में अक्सर कुछ रजिस्टर होते हैं जिन्हें रीसेट से प्रभावित नहीं होना चाहिए। यदि एक एसिंक्रोनस रिसेट सर्किटरी को हिट कर सकता है जो उन रजिस्टरों को लिखता है, तो रिसेट पल्स के लिए यह संभव होगा जो उन रजिस्टरों को क्लोब करने के लिए गलत समय पर आता है, भले ही वह एक साफ (नॉन-रनट) पल्स हो। उदाहरण के लिए, यदि कोड 1111 को संबोधित करने के लिए लिखने की कोशिश कर रहा है और एक घड़ी के पल्स के ठीक पहले आने वाला एक एसिंक्स रीसेट पता के एक पते को लचकता है जैसे ही घड़ी की नब्ज आ रही है, तो यह एक गलत लिखने का कारण बन सकता है 1110 पता। पता लगाने से पहले कि रजिस्टर लिखी गई थी, यह सुनिश्चित करने के लिए कोई भी व्यक्ति कई आंतरिक रीसेट लाइनों का उपयोग कर सकता है।
BTW, यहाँ एक सर्किट अवधारणा को दर्शाता है। निचले-बाएँ कोने के पास रीसेट के लिए दो तर्क इनपुट हैं। एक "क्लीन" रीसेट पल्स उत्पन्न करेगा, और दूसरा वास्तव में एक icky उत्पन्न करेगा। पीला एलईडी मुख्य सिस्टम रीसेट को इंगित करता है; सियान एलईडी I / O सक्षम को इंगित करता है। एक साफ रीसेट को हिट करने से आउटपुट का तत्काल "रीसेट" होगा; एक icky रीसेट मारना या तो आउटपुट के विलंबित रीसेट का कारण होगा, या उन्हें अप्रभावित छोड़ देगा (सिम्युलेटर में, 'उन्हें अप्रभावित छोड़ दें' मामले का कारण नहीं है)।
एक अनुभवी इंजीनियर के रूप में ( FPGA डिजाइन और एम्बेडेड सिस्टम के साथ 3 साल ), मैं आपको बता रहा हूं कि आपको FPGA की डेटशीट और उपयोगकर्ता गाइड की जांच करने की आवश्यकता है। इसका आसान जवाब नहीं है।
आपको अपना डिजाइन FITs FPGA टाइप करना होगा जिसे आपने चुना है। कुछ FPGAs में FlipFlops हैं जो Async रीसेट के लिए डिज़ाइन किए गए थे, कुछ सिंक रीसेट के लिए डिज़ाइन किए गए हैं।
आपको किस प्रकार के FlipFlops के लिए FPGA उपयोगकर्ता गाइड की जांच करनी है।
यदि आप अपने कोड को FPGA प्राइमेटीस प्रकार के साथ मेल खाते हैं, तो इंप्लॉई / मैपर आपके रिसेट के लिए डेडिकेटेड रूट ( कोड ज्यादा फ्रीक में चला सकता है और कम जगह लेता है ) को चुन सकता है।
आपका डिज़ाइन किसी भी स्थिति में काम करेगा , लेकिन कभी-कभी FPGA इंप्लॉयर आपके तर्क कार्य ( अधिक तर्क जोड़ता है ) को बनाने के लिए अपने रास्ते से बाहर चला जाएगा , लेकिन यह कम अधिकतम आवृत्ति और / या अधिक FPGA रेज़ोर्स का कारण बनेगा।
उदाहरण: Xilinx के ZYNQ ( FPGA को सिंक किए गए रीसेट के लिए डिज़ाइन किया गया है - प्राइमेटीज़ उपयोगकर्ता गाइड देखें ) के साथ परीक्षण किया गया । एसिंक्रोनस से सिंक में रीसेट बदलकर , अधिकतम स्थिर आवृत्ति 220MHz से 258MHz हो गई और इसलिए मैंने अपनी आवृत्ति मार्जिन को पार कर लिया।
इसके अलावा, मैं यह भी जोड़ सकता हूं कि कार्यान्वयनकर्ता को यह पता नहीं है कि एक घड़ी और रीसेट सिग्नल क्या है। यह ORDER द्वारा सिग्नल को फ्लिपफ्लॉप पिन प्रदान करता है, नाम से नहीं। इसलिए कुछ FPGAs में, कार्यान्वयनकर्ता घड़ी के रूप में VHDL में "प्रक्रिया () शुरू होने" के बाद पहला संकेत चुनता है, कुछ में रीसेट के रूप में, जो FPGA को लागू करने वाले के लिए निर्धारित होता है।