उच्च गति अंतर इंटरफेस के लिए एसी-युग्मन कैपेसिटर

Question

क्या आप मुझे समझा सकते हैं कि मुझे एसी-कपलिंग कैपेसिटर (आमतौर पर 0.1uF के आसपास) हाई-स्पीड (1 ... 5 गीगाहर्ट्ज) के डिफरेंशियल सीरियल इंटरफेस (जैसे कि सर्बड्स फॉर गिगाबिट इथरनेट एसएफपी मॉड्यूल्स) में क्यों और कहां लगाने चाहिए?

मैंने जो पढ़ा है, उसमें से कैप को संभव के रूप में रिसीवर पिन के करीब रखा जाना चाहिए। किसी भी कानूनी संदर्भ का स्वागत है।

[CHIP1 RX+]--||-------------[CHIP2 TX+]
[CHIP1 RX-]--||-------------[CHIP2 TX-]
            0.1uF


[CHIP1 TX+]-------------||--[CHIP2 RX+]
[CHIP1 TX-]-------------||--[CHIP2 RX-]
                       0.1uF

पहले ही, आपका बहुत धन्यवाद

अपडेट करें:

आईसी निर्माता से जवाब मिला और इसने मुझे कैप्स को ट्रांसमीटर के करीब रखने की सलाह दी। इसलिए ऐसा लगता है कि वास्तविक स्थान इस बात पर निर्भर करता है कि विशेष आईसी कैसे काम करता है। कुछ समय पहले, एक अन्य निर्माता से पूरी तरह से विपरीत सलाह थी।

Comments

क्या आपके पास यह मानने का कोई कारण है कि आपने जो पढ़ा है वह गलत है, या अधूरा है?

— निक जॉनसन

इस तरह की उच्च गति के लिए, डेटाशीट में अधिकतर अनुशंसित घटक प्लेसमेंट या उनके डिज़ाइन गाइड शामिल होंगे।

— efox29

इसके अलावा अगर आप इस तरह की गति से निपट रहे हैं, और आप संधारित्र प्लेसमेंट के बारे में अनिश्चित हैं, तो मुझे लगता है कि आपके आगे और भी समस्याएं हैं। इन गति पर (और इन गति को प्राप्त करने के लिए), डिजाइन (प्लेसमेंट, घटकों, आकार, बोर्ड स्टैकअप, प्रतिबाधा, पीडीएन) में जाने के लिए बहुत अधिक है।

— efox29

ये अलग-अलग चिप्स के बीच आम वोल्टेज अंतर को दूर करने के लिए एसी कपलिंग कैपेसिटर हैं ...

— user19579

आम तौर पर आप उन्हें रिसीवर के करीब या ट्रांसमीटर के करीब रख सकते हैं। उन्हें बीच में डालने से कई प्रतिबिंबों के कारण चीजों को गड़बड़ाने की अधिक संभावना है। AFAIK, उन्हें एक छोर या दूसरे स्थान पर रखना पसंद करने का कोई कारण नहीं है।

— फोटॉन

Answer 1

युग्मन कैपेसिटर आमतौर पर ट्रांसमीटर स्रोत के करीब रखे जाते हैं।

डॉ। जॉनसन के साथ जाने पर, हमें यह पता लगाने की जरूरत है। अधिकांश FR4 प्रकार के बोर्ड पर संकेतों का प्रसार वेग लगभग c / 2 है। यह आंतरिक परतों के लिए लगभग 170ps प्रति इंच और बाहरी परतों के लिए 160 ps प्रति इंच के बराबर है।

2.5Gb / sec पर चलने वाले एक मानक इंटरफ़ेस का उपयोग करते हुए, यूनिट अंतराल 400ps है, इसलिए उसके अनुसार, हमें ट्रांसमीटर से 200 पीएस से बहुत कम होना चाहिए। यदि यह इंटरफ़ेस एक आईसी में लागू किया गया है, तो आपको यह याद रखना होगा कि बंधन तार इस दूरी का हिस्सा हैं। नीचे इस मुद्दे पर थोड़ा और गहराई से देखें।

व्यवहार में, युग्मन उपकरणों को ट्रांसमीटर डिवाइस के करीब संभव के रूप में रखा जाता है। यह स्थान डिवाइस के आधार पर स्वाभाविक रूप से भिन्न होता है।

अब संधारित्र। यह इन गति पर एक RLC डिवाइस है, और अधिकांश डिवाइस बहु-गीगाबिट अनुप्रयोगों में स्व-अनुनाद से काफी ऊपर हैं। इसका मतलब है कि आपके पास एक महत्वपूर्ण प्रतिबाधा हो सकती है जो ट्रांसमिशन लाइन से अधिक है।

संदर्भ के लिए, कुछ डिवाइस साइज़ के लिए सेल्फ इंडक्शन: 0402 ~ 0.7nH 0603 ~ 0.9nH 0805 / 1.2HH

उच्च प्रतिबाधा उपकरण समस्याओं (लिंक प्रशिक्षण की प्रकृति के कारण पीसीआईघड़ी एक्सप्रेस में एक प्रमुख मुद्दा) को प्राप्त करने के लिए, हम कभी-कभी तथाकथित रिवर्स ज्यामिति उपकरणों का उपयोग करते हैं, क्योंकि भागों का आत्म अधिष्ठापन काफी कम है। रिवर्स ज्योमेट्री सिर्फ यह कहती है: एक 0402 डिवाइस में कॉन्टैक्ट्स 04 के अलावा हैं, जहां 0204 डिवाइस कॉन्टैक्ट्स के बीच की दूरी के रूप में 02 का उपयोग करता है। 0204 भाग में 0.3nH का एक विशिष्ट स्व-प्रेरण मूल्य है, जो डिवाइस के प्रभावी प्रतिबाधा को काफी कम करता है।

अब उस असंतोष के लिए: यह प्रतिबिंबों का उत्पादन करेगा। आगे उस प्रतिबिंब, संकेत के संक्रमण समय के 1/2 की दूरी सीमा के भीतर स्रोत (और ऊर्जा हानि, नीचे देखें) पर बड़ा प्रभाव; इससे परे थोड़ा फर्क पड़ता है।

1/2 की दूरी पर संक्रमण समय या स्रोत से आगे, प्रतिबिंब प्रतिबिंब गुणांक समीकरण ([Zl - Zs] / [Zl + Zs]) का उपयोग करके गणना की जा सकती है। यदि प्रतिबिंब इस तरह के करीब उत्पन्न होता है कि प्रभावी प्रतिबिंब इस से कम है, तो हमने प्रभावी रूप से प्रतिबिंब गुणांक को कम कर दिया है और खोई हुई ऊर्जा को कम किया है। किसी भी ज्ञात प्रतिबिंब को ट्रांसमीटर के संबंध में स्थित किया जा सकता है, सिस्टम पर इसका कम प्रभाव होगा। यही कारण है कि उच्च गति इंटरफेस के साथ BGA उपकरणों के तहत ब्रेक-आउट vias गेंद के जितना संभव हो उतना करीब से किया जाता है। यह सभी प्रतिबिंबों के प्रभाव को कम करने के बारे में है।

उदाहरण के रूप में, यदि मैं स्रोत से 0.1 इंच पर युग्मन संधारित्र (2.5Gb / सेकंड लिंक के लिए) रखता हूं, तो दूरी 17ps के समय के बराबर हो जाती है। चूंकि इन संकेतों का संक्रमण समय आमतौर पर 100 से अधिक पिकोसकंड तक सीमित नहीं है, इसलिए प्रतिबिंब गुणांक 17% है। ध्यान दें कि यह संक्रमण समय 5GHz सिग्नलिंग आर्टिफैक्ट्स के बराबर है। यदि हम डिवाइस को दूर (संक्रमण समय / 2 सीमा से परे) रखते हैं, और 0402 100nH के लिए विशिष्ट मानों का उपयोग करते हैं, तो हमारे पास Z (कैप) = 22 ओम, Z (ट्रैक) लगभग 50 ओम हैं, और इसलिए हमारे पास एक प्रतिबिंब है लगभग 40% का गुणांक। डिवाइस पैड के कारण वास्तविक प्रतिबिंब अधिक खराब होगा।

Comments

पीटर, पहले उत्तर के लिए धन्यवाद! जहां तक ​​मैं समझता हूं कि कैप को TX के करीब रखना प्रतिबिंब से प्रभाव कम करता है क्योंकि कैपेसिटर इन आवृत्तियों पर आदर्श उपकरण नहीं हैं। क्या यह कैपेसिटर के सीरियल कनेक्शन के लिए सही है (जैसा कि मेरे प्रश्न में है)? अगर दोनों आईसी में समान जमीन, शक्ति स्रोत है तो हमें इन सीरियल कैपेसिटर की आवश्यकता क्यों है ?

— कॉन्सटेंटिन

हाय कोंस्टेंटिन। दोनों आईसीएस में समान नहीं है

— पीटर स्मिथ

उस टिप्पणी को ठीक करने के लिए। संक्रमण गति (5GHz कलाकृतियों) के स्रोत और गंतव्य पर प्रभावी जमीन समान नहीं है (जमीन अपनी गति से वितरित तत्व है)। यह भी तथ्य है कि ट्रांसमीटर में आउटपुट कॉमन मोड वोल्टेज रिसीवर में स्वीकार्य सीमा में नहीं हो सकता है।

— पीटर स्मिथ

Answer 2

पहले आप एसी कपलिंग का उपयोग क्यों करेंगे? से डॉ जॉनसन यहां तीन ऐसे सामान्य कारणों से आप उन्हें इस्तेमाल करना चाह सकते हैं कर रहे हैं:

• अलग स्विचिंग थ्रेसहोल्ड के साथ तर्क परिवारों को आपस में जोड़ने पर डीसी पूर्वाग्रह स्तर को बदलने के लिए।
• एक हटाने योग्य इंटरफ़ेस प्रदान करने के लिए जो आउटपुट ड्राइवरों को नुकसान पहुंचाए बिना जमीन पर छोटा हो सकता है।
• जब दो उत्पाद हवाई जहाज़ के पहिये के बीच किसी भी डीसी कनेक्शन की आवश्यकता के बिना बक्से को जोड़ने के लिए, अंतर सिग्नलिंग और ट्रांसफार्मर युग्मन के साथ संयुक्त।

मध्य विकल्प मुख्य कारणों में से एक है जो हम उदाहरण के लिए हटाने योग्य पीसीआई कार्ड के साथ करते हैं।

अब कहां रखें। कोई एसी कपलिंग कैपेसिटर जिसे आप अपनी सिग्नल लाइन में रखते हैं, एक कम प्रतिबाधा बिंदु होने वाला है और इसके बाद स्रोत पर एक नकारात्मक प्रतिबिंब पैदा होगा। यह प्रतिबिंब वापस आएगा या नहीं और फिर अन्य बिट्स के साथ हस्तक्षेप आपके सिग्नल की गति और आपके ट्रांसमीटर से इस प्रतिबिंब बिंदु की दूरी से निर्धारित होता है।

एक और जॉनसन उदाहरण से फिर से वह सुझाव देता है कि इस आईएसआई से बचने के लिए आपको अपने कैप को "1/2 से कम बॉड अंतराल" के भीतर रखना चाहिए। 100ps के एक बिट समय के साथ 10Gbps सीरडेस लिंक के उदाहरण को देखते हुए वह सुझाव देता है कि 100mils से कम की दूरी देगा। फिर उन्होंने आगे बताया कि कैसे आप अपने कैप के परजीवी समाई और उनके कम प्रतिबाधा प्रतिबिंब बिंदु को कम कर सकते हैं।

667ps के एक बिट समय के साथ 1.5Gbps के लिए सोचने की इस लाइन का विस्तार करना जो कि लगभग 4 या 5 इंच का थोड़ा समय है और 10 वीं लेने पर आपको लगभग आधा इंच मिलता है। यह मेरे लिए काफी रूढ़िवादी लगता है लेकिन शायद यही बात है। अभ्यास में मैंने कनेक्टर पर पीसीआई के लिए कैप्स को अवरुद्ध कर दिया है, लेकिन फिर मैं फिर कनेक्टर के साथ कैप्स के प्रतिबिंब बिंदु को लंप कर रहा हूं।

आपका प्रश्न वास्तव में ट्रांसमिशन लाइन सिद्धांत और कैसे प्रतिबिंब कार्य से संबंधित है। उस पर पढ़ना, शायद कुछ सिमुलेशन कर रहे हैं यदि आपके पास उपकरण तक पहुंच है, या विभिन्न स्थानों पर कैप के साथ एक साधारण बोर्ड प्रयोग आपको अपने आवेदन के लिए सबसे अच्छा दृष्टिकोण निर्धारित करने में मदद करना चाहिए।

Comments

मैं डॉ। जॉनसन के कारणों से सहमत हूं लेकिन मैं संचरण सिद्धांत के बारे में आपके निष्कर्ष से असहमत हूं। एक संधारित्र (जेडसी) के प्रतिबाधा को याद करें 1 / jwC है। 10GHz में, एक 0.1 uF कैप में 1 ओम का इम्पेडेंस है। 50, 100 या 85 ओम सिग्नल के लिए, यह काफी महत्वहीन है। आप सामग्री की पसंद और कनेक्टर्स से बड़ा प्रतिबाधा भिन्नता प्राप्त करेंगे। इसके अलावा, उस प्रतिबाधा केवल उच्च क्रम हार्मोनिक्स के लिए घट जाती है। इस कारण से, हम डिजिटल समाप्ति नियंत्रण के लिए प्रतिरोधों को प्राथमिकता देते हैं। कैपेसिटर नहीं।

— lm317

हां ... लेकिन क्या आप डीसी को ब्लॉक करने के लिए रेसिस्टर्स का उपयोग कर सकते हैं? यह समाप्ति की योजना के रूप में सेवा करने के लिए किसी भी तरह से नहीं है।

— कुछ हार्डवेयर गाइ

यह कहने में कि संक्रमण रेखाएँ कैसे काम करती हैं, के बारे में मेरी बात यह है कि यदि op समझ में आता है कि कैसे प्रतिबाधा असंतुलन उदाहरण के लिए परावर्तन का कारण बनता है, तो उनके पास अधिक सहज समझ होगी कि आपको इन कैप्स को अपने tx के करीब क्यों रखना चाहिए।

— कुछ हार्डवेयर गाइ

हम एक ही बिंदु पर बहस कर सकते हैं। मुझे यकीन नहीं है। मुझे लगता है कि हम दोनों सहमत हैं कि प्रतिरोधों और कैपेसिटर के अपने उद्देश्य हैं और या तो प्रतिस्थापित नहीं करते हैं। उन्होंने कहा, क्योंकि मुझे लगता है कि कैपेसिटर में नगण्य प्रतिबिंब प्रभाव होता है, लाइन पर उनका स्थान कोई फर्क नहीं पड़ता।

— lm317

हाँ हाँ शायद यही वह जगह है जहाँ हम असहमत हैं हालांकि आपकी गति पर निर्भर करता है। ध्यान रखें कि यह एक आदर्श संधारित्र नहीं है, लेकिन बोर्ड पर एक भौतिक संरचना है और इसमें बढ़ते पैड हैं जो संदर्भ विमान के लिए परजीवी समाई है और वे जिस ट्रेस से जुड़ते हैं उससे कम प्रतिबाधा है। फिजिकल कैप में एक इंडक्टिव और माइनर रेसिस्टिव कंपोनेंट के साथ-साथ उसकी फिजिकल स्ट्रक्चर और माउंटिंग भी होती है, नहीं तो कैप इम्पीडेंस का प्लॉट वी। की तरह नहीं दिखेगा।

— कुछ हार्डवेयर गाइ

Answer 3

आप अपने हाई-स्पीड सिग्नल में एसी कपलिंग कैपेसिटर क्यों जोड़ेंगे? वे प्रतिबाधा असंतुलन जोड़ते हैं जो केवल संकेत अखंडता (?) को चोट पहुंचा सकते हैं।

उच्च गति वाले सिग्नलिंग (USB3 / PCIe / DisplayPort / ...) में AC युग्मन का उपयोग किया गया REASON ताकि IC निर्माता अलग-अलग बिजली की आपूर्ति कर सकें जो उनके आर्किटेक्चर को बेहतर ढंग से फिट करते हैं।

उदाहरण के लिए, एचडीएमआई में 4 अंतर जोड़े हैं। प्रत्येक संकेत को 50 ओम से 5 वी तक समाप्त किया जाता है। यदि आप एचडीएमआई के साथ आईसी डिजाइन करते हैं, तो आपके पास 5 वी की आपूर्ति भी होनी चाहिए। यह एक गंभीर दर्द-इन-गधा है जो अतिरिक्त लागत और जटिलता जोड़ता है।

डिस्प्लेपोर्ट उच्च गति संकेतों पर एसी युग्मन का उपयोग करता है ताकि प्रत्येक आईसी निर्माता का उपयोग कर सकें जो कभी भी बिजली की आपूर्ति उनकी आवश्यकताओं के लिए सबसे उपयुक्त हो।

एसी कपलिंग में चुनौतियों का अपना सेट है। एसी कपलिंग कैपेसिटर को बंद करने वाली विसंगतियों के अलावा, आमतौर पर यह सुनिश्चित करने के लिए कि किसी तरह का आरंभिक / संतुलन आवश्यक है (आमतौर पर 0 और 1 के एक तार की) में डीसी ऑफसेट को संचार शुरू होने से पहले लाइन से हटा दिया जाता है। एक बार संचार शुरू होने के बाद 0 और 1 की समान संख्या भेजकर लाइन को संतुलित बनाए रखने के लिए सावधानी बरतनी चाहिए। (8b / 10b एन्कोडिंग देखें)

Answer 4

1) आपको पहले सूत्र का उपयोग करके संधारित्र के कुल प्रतिबाधा की गणना करनी चाहिए:

ESR और ESL मान निर्माताओं द्वारा प्रदान किए जाते हैं (या ब्याज की आवृत्ति पर प्रतिबाधा का पता लगाने के लिए डेटाशीट में एक प्रतिबाधा वक्र का उपयोग करते हैं)। एक अच्छा कम-ईएसएल सिरेमिक कैप 1 गीगाहर्ट्ज पर लगभग 0.5 ओम हो सकता है।

2) यदि मान बहुत छोटा है तो लाइन की विशेषता प्रतिबाधा, इससे कोई फर्क नहीं पड़ता कि आपने इसे लाइन पर कहां रखा है: ट्रांसमीटर या रिसीवर पर।

आरएक्स के पास संधारित्र को जोड़ने पर, यदि प्रतिबाधा छोटा होता है, तो यह समाप्ति रोकनेवाला (या जो भी आरएक्स पर है) के साथ श्रृंखला में है और सिग्नल अखंडता (50 ओम + 0 ओम = 50 ओम) को भौतिक रूप से प्रभावित नहीं करना चाहिए।

3) कैप का आदर्श स्थान TX पर है, क्योंकि परिलक्षित सिग्नल संचरित सिग्नल को "जोड़ देगा" है। आरएक्स में स्थिति के मामले में, प्रतिबिंबित संकेत आईएसआईआई बनाने के लिए अगले प्रतीक (एक लाइन के समय में देरी पर निर्भर करता है) तक जोड़ सकता है।

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तो, सामान्य तौर पर, स्थिति आवश्यकताओं (TX या RX पर) ब्याज की आवृत्ति और उस आवृत्ति पर कुल संधारित्र प्रतिबाधा पर निर्भर करता है।

आपके मामले में, Z, Z0 से बहुत छोटा नहीं हो सकता है । 1 गीगाहर्ट्ज के लिए, आगमनात्मक प्रतिक्रिया केवल 6 ओम के आसपास हो सकती है (1 एनएच ईएसएल, एल * 2 * पी * एफ)। तो, ऐसी उच्च आवृत्तियों (1 गीगाहर्ट्ज और उससे अधिक) के लिए टोपी को आदर्श रूप से TX के पास स्थित होना चाहिए, न कि आरएक्स के पास।

लेकिन कम आवृत्तियों के लिए, जब संधारित्र प्रतिबाधा की उपेक्षा की जा सकती है (Z0 के सापेक्ष), संधारित्र को आरएक्स साइड पर रखा जा सकता है (जैसा कि कभी-कभी अभ्यास में किया जाता है) w / o सामग्री को अखंडता को नुकसान पहुंचाने के लिए।

अद्यतन
"छोटे" जेड के मामले के लिए यह ऊपर से स्पष्ट है।

"बड़े" जेड के मामले में एक बढ़ाया नियम होगा:
- स्रोत समाप्ति के लिए रिसीवर पर एक युग्मन संधारित्र रखें।
- एक लोड समाप्ति के लिए ट्रांसमीटर पर एक युग्मन संधारित्र रखें।
- एक लोड-स्रोत (दोहरी) समाप्ति के लिए यह कोई फर्क नहीं पड़ता।

विशेष रूप से, स्रोत समाप्ति के एक मामले के लिए, ट्रांसमीटर में एक डिकम्प्लिंग कैपेसिटर लगाने की सिफारिश गलत है । Z, Z0 (इसके साथ जोड़ा) के साथ श्रृंखला में है। परावर्तन पर सीधा नकारात्मक प्रभाव पड़ता है। जबकि यदि Z रिसीवर में है (इसके निकट मान), तो कोई नकारात्मक प्रभाव नहीं है (Z को कुछ बड़े भार प्रतिरोध, Z + infinity = infinity में जोड़ा गया है)।