DRAM और अन्य बड़े पैमाने पर अनावश्यक प्रक्रियाओं में पैदावार


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मैं अभी इलेक्ट्रिकल इंजीनियरिंग साहित्य को मज़बूती से बनाने के लिए नियोजित रणनीतियों के आधार पर कंघी कर रहा हूं जो अत्यधिक जटिल लेकिन साथ ही अत्यंत नाजुक प्रणाली जैसे DRAM, जहां आपके पास कई लाखों घटकों की एक सरणी है और जहां एक एकल विफलता पूरे सिस्टम को ईंट कर सकती है ।

ऐसा लगता है कि एक सामान्य रणनीति जो नियोजित है वह एक बहुत बड़ी प्रणाली का निर्माण है, और फिर चयनात्मक फ़्यूज़ का उपयोग करके क्षतिग्रस्त पंक्तियों / स्तंभों का चयनात्मक निष्क्रिय करना। मैंने पढ़ा है [१] कि (२०० 2008 के अनुसार) कोई DRAM मॉड्यूल लाइन में काम नहीं कर रहा है, और यह कि १ जीबी DDR3 मॉड्यूल के लिए, मरम्मत की सभी तकनीकों के साथ, कुल उपज ~ ०% से लगभग that०% हो जाती है। ।

हालाँकि, यह केवल एक डेटा बिंदु है। मैं जो सोच रहा हूं, क्या यह कुछ ऐसा है जो क्षेत्र में विज्ञापित हो जाता है? क्या एसओए की तुलना में उपज में सुधार पर चर्चा करने के लिए एक अच्छा स्रोत है? मेरे पास इस तरह के स्रोत हैं [2], जो पहले सिद्धांतों से तर्क से उपज पर चर्चा करने का एक अच्छा काम करते हैं, लेकिन यह 1991 है, और मैं कल्पना करता हूं / आशा करता हूं कि चीजें अब बेहतर हैं।

इसके अतिरिक्त, क्या निरर्थक पंक्तियों / स्तंभों का उपयोग आज भी नियोजित है? इस अतिरेक प्रौद्योगिकी के लिए कितने अतिरिक्त बोर्ड स्थान की आवश्यकता होती है?

मैं टीएफटी डिस्प्ले जैसी अन्य समानांतर प्रणालियों को भी देख रहा हूं। एक सहयोगी ने उल्लेख किया कि सैमसंग ने एक बिंदु पर, टूटे हुए डिस्प्ले का निर्माण करना सस्ता पाया और फिर एक स्वीकार्य उपज के लिए उनकी प्रक्रिया में सुधार करने के बजाय उन्हें सुधार दिया। मैं अभी तक इस पर एक अच्छा स्रोत खोजने के लिए है, हालांकि।

refs

[१]: गुटमैन, रोनाल्ड जे, एट अल। वेफर स्तर 3-डी Ics प्रक्रिया प्रौद्योगिकी। न्यू यॉर्क: स्प्रिंगर, 2008. [2]: होरिगुची, मसाही, एट अल। "उच्च घनत्व वाले DRAMs के लिए एक लचीली अतिरेक तकनीक।" सॉलिड-स्टेट सर्किट, IE.1 जर्नल ऑफ़ 26.1 (1991): 12-17।


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पंक्ति और स्तंभ अतिरेक का उपयोग आज भी किया जाता है। ब्लॉक-स्तर अतिरेक का उपयोग इटेनियम 2 एल 3 कैश में किया गया था (स्टीफन रूसु एट अल देखें, "इटेनियम 2 प्रोसेसर 6 एम: हायर फ़्रीक्वेंसी एंड लार्जर एल 3 कैश", 2004)। उपज के लिए एक और विचार गति / शक्ति / परिचालन तापमान और "क्षमता" दोनों के लिए कम कर रहा है (उदाहरण के लिए, चिप मल्टीप्रोसेसर को कोर की संख्या के साथ बेचा जा सकता है; यहां तक ​​कि उच्च दोष गिनती DRAM भी हो सकती है, सिद्धांत रूप में, एक आधा क्षमता के रूप में बेचा जा सकता है; अंश)।
पॉल ए। क्लेटन

आकर्षक, धन्यवाद। कैश डिज़ाइन को देखते हुए, मुझे 140 सबरेज़ दिखाई देते हैं, जिनमें से प्रत्येक में 2 उप-बैंक हैं, जिनमें बदले में आठ 96x256 सरणी ब्लॉक हैं। प्रत्येक ब्लॉक में 32 बिट्स हैं। जिसका अर्थ है, कुल मिलाकर, 140 * 2 * 8 * 96 * 256 * 32 = 1.762x10 ^ 9 बिट्स 48x10 ^ 6 बिट्स स्टोरेज का उत्पादन करने की आवश्यकता है। क्या ये सही है?
मेफिस्टोफिल्स

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नहीं, 32 बिट्स 96x256 ब्लॉक (12 कैश तरीके * 8 * 4 * 32 बिट्स प्रति कैश लाइन) का हिस्सा हैं। यह भी ध्यान दिया जाना चाहिए कि ईसीसी के लिए कुछ बिट्स का उपयोग किया जाता है, इसलिए कैश में 6MiB डेटा था । (ईसीसी का उपयोग बाइनिंग के तहत उपज में एक और शिकन का परिचय देता है। ईसीसी की आवश्यकताएं आवेदन से भिन्न होती हैं और अतिरिक्त ईसीसी का उपयोग निचले वोल्टेज का समर्थन करने के लिए किया जा सकता है (या डीआरएएम के लिए ताज़ा दर) एक कम बिजली वाले हिस्से के लिए डेटा हानि के बिना और साथ ही विनिर्माण के लिए सुधार प्रदान करता है। दोष। यह एक सैद्धांतिक विचार है क्योंकि विपणन कारक आमतौर पर इस तरह के लचीलेपन की अनुमति नहीं देते हैं।)
पॉल ए। क्लेटन

एक बार फिर धन्यवाद। यह विनिर्माण प्रक्रिया की समग्र लागत के लिए एक अनुमान प्राप्त करने के लिए अधिक है। अर्थात्, इस 6MB तक पहुंचने के लिए कितना अतिरिक्त बोर्ड स्पेस (भौतिक संसाधनों के लिए एक प्रतिनिधि के रूप में) की आवश्यकता है? मैं L3 कैश द्वारा उठाए गए क्षेत्र से यह अनुमान लगाने की कोशिश करता हूं और आपके पास वापस आ जाता हूं।
मेफिस्टोफिल्स

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बिट सेल क्षेत्र का उपयोग पंक्ति डिकोड और अन्य ओवरहेड के लिए खाता नहीं है। अतिरेक के क्षेत्र के उपरी भाग का अनुमान केवल इस बात से लगाया जा सकता है कि 140 उपरिव्यय में से 4 पुर्जों (थोड़ा कम 3% से अधिक उपरिव्यय) हैं, अतिरिक्त मार्ग उपरि की अनदेखी कर रहे हैं। यह भी ध्यान दिया जाना चाहिए कि 3MiB L3 कैश संस्करण बेचे गए थे, इसलिए 6MiB संस्करणों के लिए उपज कम होने की अनुमति दी गई थी। (मुझे लगता है कि SRAM कोशिकाओं के लिए न्यूनतम-आकार के ट्रांजिस्टर से बड़े का उपयोग करना , कम रिसाव के लिए, प्रभावी दोष दर को थोड़ा कम कर सकता है।) 136 उपयोग की गई उप-परतें ECC (6 +% ओवरहेड) के लिए 8 इंगित करती हैं।
पॉल ए। क्लेटन

जवाबों:


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कोई भी निर्माता कभी भी उपज का डेटा जारी नहीं करेगा जब तक कि उन्हें किसी कारण से नहीं करना पड़े। इसे ट्रेड सीक्रेट माना जाता है। तो, सीधे आपके सवाल का जवाब देने के लिए, नहीं- यह उद्योग में विज्ञापित नहीं है।

हालांकि, ऐसे कई इंजीनियर हैं, जिनका काम लाइन थ्रूपुट और एंड-ऑफ-लाइन उपज में सुधार करना है। यह अक्सर लाइनिंग फंक्शन को नुकसान पहुंचाने के लिए बिनिंग और ब्लॉक अतिरेक जैसी तकनीकों का उपयोग करने योग्य होता है। ब्लॉक अतिरेक आज निश्चित रूप से उपयोग किया जाता है। यह विश्लेषण करना बहुत आसान है:

(असफल भाग प्रति भाग) / / (भाग प्रति ब्लॉक) * (असफल ब्लॉक प्रति भाग) / (ब्लॉक प्रति भाग)

इससे आपको दोनों समानांतर ब्लॉकों के असफल होने की संभावना मिल जाएगी। मुझे संदेह है कि आप 70% तक कम उपज देंगे, क्योंकि आमतौर पर 90% न्यूनतम स्वीकार्य उपज है।


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जबकि मैं आपके उत्तर की सराहना करता हूं, @ पॉल-ए-क्लेटन ने यह जानकारी प्रदान की और टिप्पणियों में वास्तविक प्रकाशनों (विशेष रूप से इटेनियम 2) का हवाला देने में भी सक्षम था। इसके अलावा, जबकि ब्लॉक अतिरेक की चर्चा उन पत्रों में की जाती है, इसमें कहा गया है कि "यह सबरेज़ का उपयोग मुख्य क्षेत्र-योजना को बाधित किए बिना डाई क्षेत्र के उपयोग को अनुकूलित करता है" जिसमें दोष-सहिष्णुता का कोई उल्लेख नहीं है। यदि आपके पास ऐसे कागजात हैं जो विशेष रूप से त्रुटि निवारण के लिए एक उपकरण के रूप में ब्लॉक अतिरेक का प्रस्ताव करते हैं, तो उन्हें बहुत सराहना मिलेगी।
मेफिस्टोफिल्स 16
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