मैं बहुत धब्बेदार मोटर विफलता (मैं डिजाइनर नहीं हूं) पर काम कर रहा हूं। हमारे पास एक घाव का कवच है जिसे बिजली MOSFETs द्वारा स्विच किया जाता है। ये FET टोटेम पोल टाइप FET ड्राइवर द्वारा संचालित होते हैं। जब ड्राइवर बंद होता है, तो बिजली का गेट FET तैरता है। हाँ मुझे पता हे। खराब डिजाइन विकल्प। मैं सिर्फ गंदगी साफ कर रहा हूं।
मोटर के स्टेटर ओर एक माइक्रो आउटपुट द्वारा नियंत्रित एक ट्राइक और ड्राइव सर्किट है। जब आप मोटर को प्लग करते हैं, तो ड्राइव लाइन तैर रही होती है क्योंकि बूट पूरा होने तक माइक्रो पोर्ट को काट दिया जाता है। चूंकि यह पोर्ट लाइन एक AND गेट और फ्लोटिंग में जा रही है, इसलिए आप गेट और इस ट्राइक को आग लगाने के लिए पर्याप्त आयाम के एसी के लगभग 5 चक्रों के साथ समाप्त होते हैं। यह स्टेटर पर लाइन के लगभग 3-5 आधे चक्रों को लगाता है, स्रोत प्रतिबाधा के आधार पर 100A तक की चोटियों के साथ। हाँ। एक और डिजाइन त्रुटि - इसे नीचे खींचा जाना चाहिए था।
समस्या - यह अक्सर नहीं होता है, और न ही बिजली MOSFET विफलता। सैकड़ों मोटरों में से, हम तीन बिजली FETs शॉर्ट नाली और गेट से स्रोत तक असफल रहे हैं। प्रश्न - मैं यह तय करने की कोशिश कर रहा हूं कि क्या वर्तमान स्पाइक्स की यह श्रृंखला (जो आर्मेचर पर वोल्टेज को प्रेरित करती है - और घुमाव अनुपात 1: 1 है) एक संभावित संदिग्ध है, जो खराब डिजाइन की गई शक्ति MOSFET सर्किट को देखते हुए है। MOSFETs आर्मेचर वाइंडिंग के आर-पार हैं। जब मोटर विफल हो जाती है, तो यह रन के दौरान विफल नहीं होती है। जैसे ही आप इसे प्लग करते हैं, यह विफल हो जाता है। मेरे सबूत सभी परिस्थितिजन्य हैं - मैं अभी तक विफलता को मजबूर करने में असमर्थ रहा हूं। लेकिन प्लगइन पर बड़े पैमाने पर कील, विफलता की दुर्लभता, और इसे नकल करने की कठिनाई इस पर इंगित करती है। अगर मैं गलत रास्ते पर जा रहा हूं, मुझे जानने और जानने की जरूरत है। ऐसा लगता है कि यह एफईटी को नुकसान पहुंचा सकता है, लेकिन मैं '
फिलहाल मैं कई मोटर्स पर रिसर्च कर रहा हूं, ताकि उन पर नजर रखने के लिए पीएलसी का इस्तेमाल किया जा सके। योजना असफल होने तक साइकिल चलाने, डिजाइन सुधार लागू करने और फिर से चलाने की है। जब तक मुझे प्रतिभा का फ्लैश नहीं मिलता।