ऐसे कुछ प्रश्न हैं जो मानक CMOS प्रक्रियाओं और DRAM निर्माण के बीच अंतर का उल्लेख करते हैं:
माइक्रोकंट्रोलर्स के पास इतनी कम रैम क्यों होती है?
एसडीआरएएम का निर्माण करते समय वे डीआरएएम प्रक्रिया में तर्क को कैसे एकीकृत करते हैं?
वे अंतर क्या वास्तव में हैं, या यह पूरी तरह से एक व्यापार रहस्य है? मुझे लिथोग्राफिक प्रक्रिया की सामान्य उच्च-स्तरीय समझ वाले किसी व्यक्ति के लिए एक विस्तृत उत्तर चाहिए।
जवाबों:
यहाँ एक (थोड़ा दिनांकित) पेपर है जो मतभेदों पर चर्चा करता है: http://www.ece.neu.edu/facademy/ybk/publication/ASSESSING_MERDRAM_ELSEVIER.pdf
मूल रूप से, यह कुछ महत्वपूर्ण अंतरों को उबालता है।
लीकेज करंट। DRAM कोशिकाओं के लिए पास ट्रांजिस्टर बेहद कम रिसाव होना चाहिए, अन्यथा रिसाव की धारा सेल में संग्रहीत बिट को इतनी जल्दी प्रभावित करेगी कि ताज़ा चक्रों के बीच डेटा खो जाएगा। इस्तेमाल की गई एक तकनीक सब्सट्रेट पूर्वाग्रह है - ट्रांजिस्टर के प्रदर्शन को बदलने के लिए वेफर के 'बल्क' को नॉनजरो वोल्टेज पर रखा जाता है। तर्क के लिए, आप सबसे अच्छा प्रदर्शन (उच्चतम गति) के लिए 0 वी पर बैठे सब्सट्रेट चाहते हैं। कागज इंगित करता है कि 0.5 um तर्क प्रक्रिया पर DRAM का निर्माण एक DRAM प्रक्रिया के लिए आवश्यक होने की तुलना में 20 गुना अधिक बार एक ताज़ा चक्र होगा। उच्च ताज़ा दर से बिजली की खपत में वृद्धि होगी और मेमोरी एक्सेस में देरी हो सकती है।
थ्रेशोल्ड वोल्टेज। रिसाव सीमा को कम करने के लिए उच्च सीमा वाले वोल्टेज की आवश्यकता होती है। हालांकि, उच्च थ्रेशोल्ड वोल्टेज ट्रांजिस्टर स्विच करने के लिए धीमा है क्योंकि इनपुट वोल्टेज को ट्रांजिस्टर स्विच करने से पहले अधिक ऊपर उठना पड़ता है, जिससे अधिक समय की आवश्यकता होती है। थ्रेसहोल्ड वोल्टेज को एक सब्सट्रेट पूर्वाग्रह को लागू करके या डोपेंट एकाग्रता को बढ़ाकर समायोजित किया जा सकता है। कागज में कहा गया है कि DRAM प्रक्रिया थ्रेशोल्ड वोल्टेज तर्क प्रक्रिया थ्रेशोल्ड वोल्टेज से लगभग 40% अधिक है। अलग-अलग ट्रांजिस्टर को अलग-अलग मात्रा में डोप करना संभव है, लेकिन इससे प्रक्रिया की जटिलता बढ़ जाती है।
ऑन-चिप इंटरकनेक्ट। DRAM डिजाइन बहुत नियमित होते हैं और इसमें अपेक्षाकृत कम क्रॉसिंग के साथ समानांतर तारों के बहुत सारे शामिल होते हैं। लॉजिक डिज़ाइन में बहुत अधिक जटिलता की आवश्यकता होती है। परिणामस्वरूप, DRAM प्रक्रियाएं तर्क प्रक्रिया के रूप में कई धातु परतों का समर्थन नहीं करती हैं। एक DRAM की सतह भी DRAM कोशिकाओं के निर्माण के कारण बहुत ऊबड़ है, जिसका उपयोग धातु की परतों की संख्या को सीमित करता है। लॉजिक डिज़ाइन बहुत अधिक चापलूसी करने वाले हैं और प्लानेराइजेशन तकनीकों का उपयोग किया जाता है (बहुत बढ़िया पॉलिशिंग) प्रत्येक परत को समतल करने (प्लैनराइज़) करने से पहले अगली परत को शीर्ष पर बनाया जाता है। DRAM प्रक्रियाएं आमतौर पर 4 धातु परतों का समर्थन करती हैं जबकि तर्क प्रक्रियाएं 7 या 8 से ऊपर का समर्थन करती हैं। कला की वर्तमान तर्क स्थिति 13 - 14 धातु की परतें हैं।
अन्य मामले। सेल कैपेसिटर में चार्ज रखने के लिए DRAM सेल लीकेज को बहुत कम रखा जाना चाहिए। कैपेसिटर भी बहुत कुशल होना चाहिए, जो कि सिलिकॉन पर कैपेसिटर के साथ करना आसान नहीं है। DRAM प्रक्रिया कैपेसिटर के निर्माण के लिए एक विशेषीकृत प्रक्रिया का उपयोग करती है जो नियमित तर्क प्रक्रियाओं पर उपलब्ध नहीं है।
टीएल; डीआर: डीआरएएम प्रक्रियाएं धीमी तर्क का उत्पादन करती हैं, लॉजिक प्रक्रिया लीक डीआरएएम का उत्पादन करती हैं। मुख्य प्रक्रिया अंतर धातु परत की गिनती, ट्रांजिस्टर डोपिंग, कैपेसिटर निर्माण और सब्सट्रेट बायसिंग हैं।