क्या एसी इन्वर्टर एच पुलों को कभी इस तरह से संचालित किया जाता है?

Question

इस समय एक Google प्रतियोगिता चल रही है जिसे छोटी बॉक्स चुनौती कहा जाता है । यह एक बहुत ही कुशल एसी इन्वर्टर डिजाइन करना है। मूल रूप से इन्वर्टर को कुछ सौ वोल्ट का डीसी वोल्टेज खिलाया जाता है और जीतने वाले डिजाइन को सबसे अधिक विद्युत कुशल तरीके से 2kW (या 2kVA) आउटपुट का उत्पादन करने की क्षमता से चुना जाएगा। कुछ अन्य मानदंड पूरे किए जाने हैं लेकिन यह मूल चुनौती है और आयोजकों का कहना है कि 95% से अधिक की दक्षता बहुत जरूरी है।

यह एक लंबा आदेश है और यह मुझे एक अभ्यास के रूप में इसके बारे में सोच रहा है। मैंने बहुत सारे इन्वर्टर एच ब्रिज डिजाइन देखे हैं, लेकिन वे सभी चार MOSFETs को PWM ड्राइव करते हैं, जिसका अर्थ है कि 4 ट्रांजिस्टर हर समय नुकसान को स्विच करने में योगदान दे रहे हैं: -

शीर्ष आरेख के रूप में मैं आम तौर पर पलटनेवाला डिजाइन के बारे में पढ़ा है, लेकिन निचले आरेख ने मुझे लगभग 2 से स्विचिंग घाटे को काटने के साधन के रूप में मारा।

मैंने पहले कभी नहीं देखा है इसलिए मैंने सोचा कि मैं यहाँ पूछूंगा कि अगर किसी और के पास था - शायद वहाँ एक "समस्या" है जिसे मैं नहीं पहचानता। वैसे भी, मैंने तय किया कि प्रतियोगिता में प्रवेश नहीं करना चाहिए अगर किसी को आश्चर्य हो कि मैं यह क्यों पोस्ट कर रहा हूं।

EDIT - यह समझाने के लिए कि मुझे क्या लगता है कि यह कैसे काम करना चाहिए - Q1 और Q2 (PWM का उपयोग करके) एक "स्मूथ" वोल्टेज को उत्पन्न कर सकता है (फ़िल्टर करने के बाद) जो 0V और + V के बीच भिन्न हो सकता है। पावर एसी वेवफॉर्म के पहले आधे चक्र का उत्पादन करने के लिए, Q4 चालू (Q3 बंद) और Q1 / Q2 ने PWM स्विचिंग वेवफॉर्म का उत्पादन किया, जो 0degrees से 180 तक का पापुलर करता है। दूसरे आधे चक्र के लिए, Q3 चालू (Q4 बंद) करता है। और Q1 / Q2 उचित पीडब्लूएम टाइमिंग का उपयोग करके एक उल्टे साइनव वोल्टेज का उत्पादन करते हैं।

सवाल:

• वहाँ एक समस्या है कि मैं इस तरह के डिजाइन में अनजान हूं - शायद ईएमसी उत्सर्जन या "यह सिर्फ बेवकूफ काम नहीं करेगा!"

Comments

शायद मैं कुछ याद आ रही है (या आप मेरी खूंटी पैर खींच रहे हैं, क्योंकि यह था इंटरनेशनल के उपलक्ष्य दिवस कल, अरे, मुझे buckos -?)। लोड नहीं होगा पीडब्लूएम आवृत्ति, एवीआर पर केवल 1/2 बार बिजली प्रवाहित होती है? मैं समझ सकता हूं कि स्विचिंग लॉस कम हो जाता है, लेकिन क्या यह उपलब्ध शक्ति को अप्रिय तरीके से रोकना, गिरफ्तार करना, तुझे लुबर करना है? (फिटिन की कमी के लिए सही, लिंगो, अर्र!)

— हल्दी

वे उस तरह नियंत्रित हो जाते हैं, इसका लाभ 3phase इन्वर्टर में आसानी से देखा जाता है। मैं उस पागल चुनौती के सामने आया, जिस तरह से मैंने उस दक्षता को पूरा करने के लिए देखा, वह एक गुंजयमान कनवर्टर या अन्य

— जेडसीएस

@JonRB - क्या आपके पास इससे लिंक हो सकता है?

— एंडी उर्फ

मैं करता हूँ, की तरह। इस तरह की स्कीम का इस्तेमाल मैंने वर्षों पहले काम किए गए इनवर्टर में किया था, हमने एक पेपर ( ieeexplore.ieee.org/xpl/… ) लिखा था, अगर मैं एक सीधा लिंक प्रदान कर सकता / सकती हूं। ध्यान दें कि साइनस की गुणवत्ता उतनी अच्छी नहीं है जितनी आपको मिल सकती है

— JonRB

मेरी टिप्पणी सही नहीं है। मेरे कहने का मतलब था, MOSFET स्विचिंग लॉस का अनुमान लगाने वाला लेख ... , आपके प्रश्न को पढ़ने वाले लोगों के लिए खो जाने के स्विचिंग के बारे में एक उपयोगी संदर्भ हो सकता है । जितना मैंने समझा था, उससे कहीं अधिक है। बेशक, आपके पास एक बेहतर संदर्भ हो सकता है, और यह बहुत जल्द गायब हो सकता है।

— गुलाम

Answer 1

क्या यह किया जा सकता है? हाँ

हो गया है? हाँ

क्या यह उम्मीद के मुताबिक होगा? आधा स्विचिंग नुकसान? हां और अगर कंडक्शन लॉस के लिए राइट-लेग डिवाइस सेलेक्शन ट्रेडिंग स्पीड पर ध्यान दिया गया तो आप पावरकोर लॉस को और बेहतर कर सकते हैं।

कुछ मॉडल के साथ त्वरित मॉडल बुरी तरह से अनुकूलित आउटपुट फिल्टर और वास्तव में ट्यून नहीं किया गया है, बस एक बिंदु और 100kHz स्विचिंग फ्रीक को साबित करने के लिए (10kHz उचित आउटपुट प्रदान करने के लिए दिखाई दिया, लेकिन एक एफएफटी की आवश्यकता होगी और भार अलग होगा: एल, सी, रेक्ट आदि ...

इस तरह की योजना शून्य-क्रॉसिंग पर संघर्ष करती है इसलिए THD पर प्रभाव का मूल्यांकन और निर्धारण करना होगा यदि यह एक स्वीकृत सीमा है।