इंडस्ट्री में NOR गेट पर NAND गेट को क्यों पसंद किया जाता है?

मैंने कई स्थानों पर पढ़ा है कि इंडस्ट्री में NOR गेट पर NAND गेट को प्राथमिकता दी जाती है। ऑनलाइन दिए गए कारणों का कहना है:

NOR PMOS (श्रृंखला में आकार 4) की तुलना में NAND ने NAND PMOS (आकार 2 और समानांतर में) के कारण Nor से कम विलंब किया है।

मेरी समझ के अनुसार देरी समान होगी। मुझे लगता है कि यह काम करता है:

पूर्ण विलंब (दब) = t (gh + p)
जी = तार्किक प्रयास
h = विद्युत प्रयास
पी = परजीवी देरी
t = विलंब इकाई जो प्रौद्योगिकी स्थिर है

NAND और NOR गेट के लिए (gh + p) बाहर आता है (Cout / 3 + 2)। साथ ही t दोनों के लिए समान है। तो फिर देरी उसी अधिकार की होनी चाहिए?

digital-logic delay

— जिज्ञासु
स्रोत

यदि समान ड्राइविंग क्षमता वाले "NOR" गेट का उत्पादन करने के लिए दो बार बड़े ट्रांजिस्टर के उपयोग की आवश्यकता होती है, तो उन ट्रांजिस्टर के गेट कैपेसिटेंस के बारे में क्या मतलब होगा, और यह कैसे गति को प्रभावित करेगा?

— सुपरकैट

कम से कम एचसी परिवार के लिए, TI 74HC00 (NAND) और 74HC02 (NOR) के लिए समान प्रचार देरी की सूची देता है

— tcrosley

@placeholder मेरे (अब) हटाए गए उत्तर के लिए अपनी टिप्पणी में स्पष्टीकरण के लिए धन्यवाद। ऐसा प्रतीत होता है कि ओपी आईसी के आंतरिक डिजाइन का उल्लेख कर रहा है, और तर्क डिजाइनरों के लिए एक या दूसरे का उपयोग करने के लिए कोई वरीयता नहीं है, जो कि मैं गलती से संदर्भित कर रहा था।

— tcrosley

@tcrosley कोई समस्या नहीं है, क्या मैं आपको सुझाव दूंगा कि आप समस्या का जवाब देने के लिए सुसज्जित हैं?

— प्लेसहोल्डर

जवाबों:

1. नंद कम देरी प्रदान करता है।

D e l a y = t (g h + p)

$Delay = t(gh+p)$

g

$g$

$g = C_{in}/3$

$g = 4/3$ $g = \frac{n+2}{3}$

$g = 5/3$ $g = \frac{2n+1}{3}$

तालिका के लिए विकी देखें ।

$h=1$ $p=2$

संपादित करें: मेरे पास दो और बिंदु हैं, लेकिन मैं अंतिम बिंदु के बारे में 100% निश्चित नहीं हूं।

2. NOR अधिक क्षेत्र में व्याप्त है।

आंकड़ा में ट्रांजिस्टर के आकार को जोड़ने पर, यह स्पष्ट है कि NOR का आकार NAND से अधिक है। और आकार में यह अंतर बढ़ता जाएगा क्योंकि इनपुट की संख्या बढ़ जाती है।

NOR गेट NAND गेट की तुलना में अधिक सिलिकॉन क्षेत्र पर कब्जा करेगा।

3. NAND समान आकार के ट्रांजिस्टर का उपयोग करता है।

आकृति को फिर से ध्यान में रखते हुए, NAND गेट के सभी ट्रांजिस्टर का आकार समान है जहां NOR गेट्स नहीं हैं। जो NAND गेट की विनिर्माण लागत को कम करता है। अधिक इनपुट के साथ गेट्स पर विचार करते समय, NOR गेट्स को 2 अलग-अलग आकारों के ट्रांजिस्टर की आवश्यकता होती है, जिनका आकार अंतर NAND गेट्स के साथ तुलना करते समय अधिक होता है।

— nidhin
स्रोत

आपकी तीसरी टिप्पणी केवल दूसरी टिप्पणी का एक पुनर्स्थापन है।

— प्लेसहोल्डर

@ प्लेसहोल्डर मुझे यकीन नहीं है। इस तरह से सोचें: मान लें कि मेरा सर्किट '2 इनपुट एनएडी केवल' या '2 इनपुट एनआर केवल' के रूप में लागू किया जा सकता है। लेआउट मास्क डिजाइन करते समय, यह आसान होगा यदि मेरे ट्रांजिस्टर समान आयाम के हैं। मैं 'कॉपी पेस्ट' (या ऐसा कुछ) द्वारा मुखौटा बना सकता हूं। समय और प्रयास और इसलिए लागत को कम किया जा सकता है। अगर गलत है तो मुझे सुधारो।

— निधिन

1 उत्तर के लिए आपने कहा कि 2 इनपुट गेट्स g (NAND) = 4/3 और g (NOR) = 5/3 के लिए कहें। लेकिन h (NAND) = Cout / Cin = Cout / 4 और h (NOR) = Cout / 5। और इसके अलावा P (NAND और NOR) = Cpt / Cinv = 6/3 = 2 तो d (NAND, NOR) = gh + p = (Cout / 3) +2 ..

— जिज्ञासावश

ओह, अब मुझे समझ में आ गया। जब हम एक नंद को दूसरे h = 1 के साथ चलाते हैं और इसी तरह न तो दूसरे को न तो h = 1 चलाते हैं। फिर हां, नंद की देरी 10/3 होगी और न ही यह 11/3 होगी। धन्यवाद एक टन :)

— उत्सुक

मोटे तौर पर, Nmos ट्रांजिस्टर, Pmos ट्रांजिस्टर की तुलना में प्रति चैनल क्षेत्र को दोगुना करने की अनुमति देते हैं। आप इसके बारे में सोच सकते हैं जैसे कि Nmos में एक समान आकार के Pmos का आधा प्रतिरोध है। जिस तरह से Cmos नंद टोपोलॉजी है, यह खुद को ट्रांजिस्टर के अधिक समान आकार रखने के लिए उधार देता है जैसा कि आप यहां से देख सकते हैं:
यहाँ छवि विवरण दर्ज करें

यदि या तो इनपुट कम है, तो एक भी Pmos प्रतिरोध आउटपुट को उच्च करता है। यदि दोनों इनपुट अधिक हैं, तो 2 Nmos प्रतिरोध (~ = 1 Pmos प्रतिरोध) हैं। यदि सभी ट्रांजिस्टर एक प्रौद्योगिकी नोड के समान न्यूनतम आकार के हैं, तो यह टोपोलॉजी आदर्श है क्योंकि आप आउटपुट को उच्च या निम्न ड्राइव कर रहे हैं, जमीन या वीडीडी का प्रतिरोध समान है।

अंत में, कारण Pmos ट्रांजिस्टर निष्पक्ष के रूप में अच्छी तरह से Nmos की वजह से छेद के निचले वाहक गतिशीलता के कारण नहीं है जो एक PMOS के बहुमत देखभालकर्ता हैं। Nmos के बहुसंख्यक वाहक ऐसे इलेक्ट्रॉन होते हैं जिनमें बेहतर गतिशीलता होती है।

इसके अलावा, नंद फ्लैश को नंद सीमोस के साथ भ्रमित न करें। नंद फ्लैश मेमोरी भी अधिक लोकप्रिय है, लेकिन यह विभिन्न कारणों से है।

— Horta
स्रोत

मुझे लगता है कि यदि आप सापेक्ष लोडिंग (गेट क्षेत्र) और सापेक्ष ट्रांसकंडक्शन और इस प्रकार गति g_m / C के बारे में बात करते हैं तो उत्तर में सुधार होगा।

— प्लेसहोल्डर