L1 कैश L2 कैश से अधिक तेज़ क्यों है?

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मैं यह समझने की कोशिश कर रहा हूं कि कुछ सीपीयू कैश यादें क्यों दूसरों की तुलना में तेज हैं। कैश मेमोरी को मुख्य मेमोरी जैसी किसी चीज़ से तुलना करते समय, मेमोरी टाइप (SRAM बनाम DRAM) और स्थानीयता के मुद्दे (ऑन-चिप बनाम मेमोरी बस को चलाने के लिए) में अंतर होता है जो एक्सेस स्पीड को प्रभावित कर सकता है। लेकिन L1 और L2 आम तौर पर एक ही चिप पर होते हैं, या कम से कम एक ही मरने पर, और मुझे लगता है कि वे एक ही प्रकार की मेमोरी हैं। तो एल 1 तेज क्यों है?

memory cpu cache

— ConditionRacer
स्रोत

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क्योंकि यह उस तरह से बनाया गया है।

— इग्नासियो वाज़केज़-अब्राम्स

एक ही प्रकार के RAM के निर्माण के कई तरीके हैं। कुछ तरीकों से रैम का निर्माण होता है जो अन्य तरीकों से निर्मित रैम से तेज होता है।

— इग्नासियो वाज़केज़-अब्राम्स

यही कारण है कि आपकी DDR RAM आपके HDD से अधिक तेज़ है ...

— hassan789

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संबंधित: कैश आकार के बारे में मेरे और एसओ के सवाल पर भी बहु-स्तरीय कैश होने के लिए कुछ गति / बिजली-खपत वाले ट्रेडऑफ़ कारण बताते हैं। मूल रूप से, कैश को सुपर-फास्ट बनाने की लागत और समानांतर में अधिक करने के लिए डाई-क्षेत्र की लागत होती है, और बड़े आकार / सहक्रियाशीलता के साथ असंगत है जो आप अंतिम स्तर के कैश में चाहते हैं।

— पीटर कॉर्ड्स

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नहीं, वे एक ही प्रकार के RAM नहीं हैं, भले ही वे उसी चिप पर हों जो समान विनिर्माण प्रक्रिया का उपयोग करता हो।

सभी कैश में से, L1 कैश के लिए सबसे तेज़ संभव पहुंच समय (सबसे कम विलंबता) की आवश्यकता होती है, बनाम पर्याप्त "हिट" दर प्रदान करने के लिए इसकी कितनी क्षमता होनी चाहिए। इसलिए, यह बड़े ट्रांजिस्टर और व्यापक धातु पटरियों का उपयोग करके बनाया गया है, जो गति के लिए अंतरिक्ष और शक्ति से व्यापार कर रहा है। उच्च-स्तरीय कैश में उच्च क्षमता होने की आवश्यकता होती है, लेकिन यह धीमी गति से हो सकता है, इसलिए वे छोटे ट्रांजिस्टर का उपयोग करते हैं जो अधिक कसकर पैक किए जाते हैं।

— डेव ट्वीड
स्रोत

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यह वही है जिसकी मुझे तलाश है, धन्यवाद। क्या आप कोई अच्छा स्रोत जानते हैं जहाँ मैं मतभेदों के बारे में आगे पढ़ सकता हूँ?

— ConditionRacer

नहीं, ऑफहैंड नहीं। इन स्पेस / पावर / टाइम ट्रेडऑफ के विवरण, साथ ही कैश की क्षमता और वास्तुकला के बारे में विकल्प, निर्माता की प्रक्रियाओं के मालिकाना विवरण के बहुत करीब से बंधे होते हैं, इसलिए इसके बारे में बहुत कम (कुछ भी) प्रकाशित किया जाता है। मैं केवल सामान्य शब्दों में बोल सकता हूं।

— डेव ट्वीड

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L1 भी छोटा है, इसका अर्थ है कि सिग्नल का प्रसार पूरे घड़ी के चक्र को कम करता है: अक्सर L1 का आकार 1 (या 2) घड़ियों में सुलभ सबसे बड़ी मेमोरी के रूप में तय किया जाता है।

— ब्रायन ड्रमंड

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ब्रायन ड्रमंड के बिंदु के अलावा, एल 1 भी आमतौर पर डेटा-टैग समानांतर पहुंच का उपयोग करता है। L2 आम तौर पर पहले टैग (यह निर्धारित करता है कि कौन सा रास्ता अगर कोई हिट करता है) तो डेटा, बढ़ती हुई विलंबता लेकिन ऊर्जा की बचत (महत्वपूर्ण रूप से बड़ा आकार, उच्च समरूपता और उच्च मिस रेट)। (L2 का उपयोग आम तौर पर एक L1 मिस की पुष्टि होने के बाद शुरू होता है जो इसे प्रभावी विलंबता बढ़ाता है।)

— पॉल ए। क्लेटन

@BrianDrummond - वायर-लोड और गेट डेप्थ के संदर्भ में दोनों छोटे (मुझे नहीं लगता कि यह आपकी टिप्पणी से स्पष्ट है)।

— शॉन हुलिएन

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L1 को आमतौर पर डिकोड किए गए निर्देशों के लिए भंडारण के रूप में उपयोग किया जाता है, जबकि L2 एकल कोर के लिए एक सामान्य कैश है। कैश जितना छोटा होता है उसका आकार उतना ही कम होता है और तेजी से होता है। पीसी प्रोसेसर के लिए अंगूठे के एक मोटे नियम के रूप में:

एल 1 कैश: 2-3 घड़ी चक्र का उपयोग

L2 कैश: ~ 10 घड़ी चक्र का उपयोग

L3 कैश: ~ 20-30 घड़ी चक्र का उपयोग

L1 कैश का डिज़ाइन हिट की दर (वांछित निर्देश पते या कैश में होने वाले डेटा पते की संभावना) को अधिकतम करना चाहिए, जबकि कैश विलंबता को यथासंभव कम रखें। इंटेल 3 चक्रों की विलंबता के साथ एक L1 कैश का उपयोग करता है। L2 कैश एक या अधिक L1 कैश के बीच साझा किया जाता है और यह अक्सर, बहुत बड़ा होता है। जबकि L1 कैश को हिट दर को अधिकतम करने के लिए डिज़ाइन किया गया है, L2 कैश को मिस पेनल्टी को कम करने के लिए डिज़ाइन किया गया है (L1 मिस होने पर होने वाली देरी)। उन चिप्स के लिए जिनमें L3 कैश हैं, उद्देश्य चिप के डिजाइन के लिए विशिष्ट है। इंटेल के लिए, L3 कैश ने पहली बार 2002 में 4 तरह के मल्टी-प्रोसेसर सिस्टम (Pentium 4 Xeon MP प्रोसेसर) में अपनी उपस्थिति दर्ज कराई। इस अर्थ में L3 कैश ने मल्टी-थ्रेडेड वातावरण में देरी को बहुत कम कर दिया और FSB को लोड कर लिया। उस समय पर,

"पिनहेड" की प्रतिक्रिया से यहाँ उद्धरण दिया गया।

— EasyOhm
स्रोत

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L1 का उपयोग आम तौर पर डेटा के लिए किया जाता है, लेकिन यह सच है कि अक्सर L1 डेटा और L1 निर्देश अलग-अलग होते हैं, जबकि L2 साझा किया जाता है: programmers.stackexchange.com/questions/44731/… (एक कारण यह साझा किया जा सकता है कि यह अधिक तरीके हैं) )।

— गाय सिरटन

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प्रोसेसर के लिए L1 स्तर पर अलग निर्देश और डेटा कैश होना आम बात है। बाद के x86 और SPARC चिप्स के बारे में निश्चित रूप से सच है। और कुछ एल 1 निर्देश कैश डिकोड किए गए निर्देशों को संग्रहीत नहीं करते हैं। पेंटियम 4 संग्रहीत डिकोड किए गए निर्देश, लेकिन तब इंटेल नियमित आई-कैश में वापस चला गया, फिर हाल ही में डीकोड किए गए निर्देश कैश को वापस अपने चिप्स में जोड़ा गया।

— क्रेग एस। एंडरसन

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कई कारण हैं कि गति आकार के विपरीत आनुपातिक है। सबसे पहले जो ध्यान में आता है वह कंडक्टरों का शारीरिक वर्चस्व है, जहां सिग्नल प्रसार मैं प्रकाश की गति से कुछ कारक तक सीमित है। एक ऑपरेशन में तब तक लग सकता है जब तक यह मेमोरी टाइल और पीठ के अंदर सबसे लंबी दूरी की यात्रा करने के लिए एक विद्युत संकेत लेगा। एक अन्य संबंधित कारण घड़ी डोमेन का पृथक्करण है। प्रत्येक CPU अपना स्वयं का घड़ी जनरेटर चलाता है, जो CPU को मल्टी-गीगाहर्ट्ज घड़ियों पर चलने की अनुमति देता है। लेवल -1 कैश पर चलता है और सीपीयू घड़ी के साथ सिंक किया जाता है, जो सिस्टम में सबसे तेज है। दूसरी ओर लेवल -2 कैश में कई सीपीयू सेवा करने के लिए है, और एक अलग (धीमी) घड़ी डोमेन में चल रहा है। न केवल L2 घड़ी धीमी (बड़ी टाइल) लेकिन एक घड़ी डोमेन सीमा को पार करने के लिए एक और देरी जोड़ता है। फिर बेशक फैन-आउट मुद्दे (पहले से ही उल्लेख किए गए) हैं।

— LR24
स्रोत

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अंतर्निहित प्रदर्शन विशेषताओं के अलावा, स्थानीयता की भी भूमिका है (L1 सीपीयू के करीब है)। स्मृति के बारे में हर प्रोग्रामर को क्या जानना चाहिए :

यह ध्यान रखना दिलचस्प है कि ऑन-डाई L2 कैश के लिए एक्सेस समय का एक बड़ा हिस्सा (शायद बहुमत भी) देरी के कारण होता है। यह एक शारीरिक सीमा है जो केवल कैश आकार में वृद्धि के साथ खराब हो सकती है। केवल प्रक्रिया सिकुड़ती है (उदाहरण के लिए, इंटेल के लाइनअप में मेरिन के लिए 60nm से पेनिन के लिए 45nm तक) उन नंबरों में सुधार कर सकते हैं।

— assylias
स्रोत

मुझे लगता है कि यह ज्यादातर उन जगहों पर लागू होता है जहां कैश बड़े हैं - यह सभी प्रोसेसर प्रकारों पर लागू नहीं होता है (हालांकि तार देरी महत्वपूर्ण है)।

— सीन होलीहेन