NAND लॉजिक गेट्स का उपयोग करके एक गुणा करने वाली मशीन का निर्माण करें


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उसी प्रकार के मेरे पिछले प्रश्न के आधार पर, NAND लॉजिक गेट्स का उपयोग करके एक ऐडिंग मशीन बनाएँ , इस बार आपसे ऐड के बजाय गुणा करने के लिए कहा जा रहा है।

(दो तार) नन्द लॉजिक गेट का एक चित्र है कि इनपुट तारों ले जाएगा निर्माण A1, A2, A4, B1, B2, B4, दो द्विआधारी संख्या का प्रतिनिधित्व करने Aके लिए Bउत्पादन तारों पर 0 से 7 तक, और बदले मूल्यों C1, C2, C4, C8, C16, और C32, का प्रतिनिधित्व करने C, जिनमें से उत्पाद है Aऔर B

आपका स्कोर आपके द्वारा उपयोग किए जाने वाले NAND गेटों की संख्या से निर्धारित होता है (प्रति गेट 1 पॉइंट)। चीजों को सरल बनाने के लिए, आप निम्नलिखित शब्दों के साथ अपने आरेख में AND, OR, NOT, और XOR गेट्स का उपयोग कर सकते हैं:

  • NOT: 1
  • AND: 2
  • OR: 3
  • XOR: 4

इनमें से प्रत्येक स्कोर नंद द्वार की संख्या से मेल खाता है जो कि संबंधित गेट के निर्माण में लेता है।

सबसे कम स्कोर जीतता है।


मैं Logisim में एक आखिरी जगह बनाने की कोशिश कर रहा हूँ। यह सामान कठिन है।
जो जेड

मुझे अपने स्कूल में इस सामान के लिए बहुत कुछ मिला, कोई धन्यवाद नहीं।
जोहान्स कुह्न

7
मेरे पास इस तरह के कार्यों के लिए एक सार्वभौमिक अनुकूलक है। यह एक k- आउटपुट बूलियन फ़ंक्शन की गणना करने के लिए सबसे छोटा प्रोग्राम साबित करता है। यदि मैंने इसे एक सप्ताह दिया, तो यह मुझे बता सकता है कि क्या 13 गेट 2x2 गुणक यह पाया गया है कि यह इष्टतम है। 3x3? मैं खत्म होने से पहले ही मर जाऊंगा।
बूथबी

1
वह 13 गेट 2x2 गुणक इष्टतम है (और जनवरी के उत्तर में निहित है)। इसके साथ, और एक और कुछ टुकड़े जो मैं अनुकूलित कर सकता हूं, मुझे इस समस्या के लिए इष्टतम रूप से 60 पर संदेह है। मुझे वाकई उम्मीद है कि कोई मुझे गलत साबित करेगा।
बूथबी

@boothby वास्तव में नहीं। योजक पेड़ों के Naive अनुप्रयोग में 18-गेट समाधान (4 ANDs, 2 अर्ध-योजक) होते हैं, जो मुझे एक विचार की ओर ले जाता है: मुझे चोरी करने में सक्षम होना चाहिए ^ k ^ k ^ k ^ k 13-गेट का उपयोग करें 2x2 गुणक।
जॉन ड्वोरक

जवाबों:


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60 55 50 48 द्वार

48-गेट गुणक


मूल (60 द्वार) व्यवस्थित दृष्टिकोण था - प्रत्येक अंक को प्रत्येक के साथ गुणा करें, और फिर उन्हें एक साथ जोड़ दें। अर्थात्, वालेस के पेड़ और दद्दा के पेड़ देखें

60-गेट गुणक

शीर्ष आधा गुणन नेटवर्क है - प्रत्येक अंक को प्रत्येक के साथ गुणा करें, और एक ही वजन के साथ समूह आउटपुट अंक। कुछ बिट्स फाटकों को बचाने के लिए उल्टे छोड़ दिए गए हैं।

दूसरा आधा योजक नेटवर्क है। प्रत्येक बॉक्स एक एकल योजक का प्रतिनिधित्व करता है - या तो एक अर्ध-योजक (5 द्वार - 1x XOR और एक पलटनेवाला), या एक पूर्ण योजक (9 द्वार - 2x XOR और NAND इनवर्टेड कैरी बिट्स)। शीर्ष इनपुट हैं, निचला आउटपुट योग है, बायाँ आउटपुट कैरी-आउट है। पिछली चुनौती देखें

2x2 गुणक को तब कस्टम-निर्मित 13-गेट नेटवर्क के लिए हाथ से अनुकूलित किया गया है, जो कि @boothby द्वारा पाया गया इष्टतम आकार है । धन्यवाद!

इसे कम-बिट कोने में चिपकाने और योजक पेड़ को फिर से खोलने से पांच द्वार बचते हैं (संशोधन # 2 देखें)। हालांकि, इसे उच्च-बिट कोने में पेस्ट करना, ओवरलैप का उत्पादन करता है। हालांकि, थोड़ा सा गणित हमें बताता है कि उच्च गुणक के कम-बिट को ओवरलैप करने से हल होता है और जो करना बाकी है उसे शेष दो बिट्स को जोड़ना और सामान को समेटना है।

यह अकेले, दुर्भाग्य से, कोई बचत प्रदान नहीं करता है, लेकिन यह दो अनुकूलन करता है। सबसे पहले, दो गुणक में दो द्वार आम हैं, और इन्हें एक साथ जोड़ा जा सकता है। इस बिंदु पर, हम 55 पर वापस आ गए हैं। दूसरा, इसके अलावा नेटवर्क में, हमें एक आधे-योजक की आवश्यकता नहीं है क्योंकि हम जानते हैं कि इसका वहन शून्य होगा। हम इसे OR से बदल सकते हैं। एक या एक NAND है जिसके इनपुट उलटे हैं। यह हमें प्रत्येक शाखा पर नोटों की दो 2-श्रृंखलाओं के साथ पैदा करता है, जिन्हें बाद में पांच फाटकों की कुल बचत के लिए हटाया जा सकता है। दुर्भाग्य से, C16 में आधा योजक अभी भी वहन करता है, इसलिए हम वहां भी ऐसा नहीं कर सकते हैं। तीसरा, एक पूर्ण योजक के पास एक उपयोगी संपत्ति है: यदि आप इसके इनपुट और इसके आउटपुट को उल्टा करते हैं, तो यह अभी भी एक ही व्यवहार करता है। चूँकि इसके सभी इनपुट पहले से ही उलटे हैं, हम सिर्फ इसके पीछे इनवर्टर को स्थानांतरित कर सकते हैं। दो बार। हम मूल में ही कर सकते थे, लेकिन ... ओह अच्छा। हमारे पास अभी भी दो उल्टे इनपुट के साथ एक अर्ध-योजक है। मैं इस भाग को अधिक अनुकूलित करना चाहता हूं, लेकिन मुझे संदेह है कि मैं कर सकता हूं।

चूंकि हम किसी घटक के अंदर से नहीं निकाल रहे हैं, इसलिए हमें किसी भी तरह से यह संकेत देना होगा। हमने चार फाटकों की कीमत पर उल्टे कैरी (AKA टेपर्ड XOR) के साथ एक अर्ध-योजक प्राप्त किया है।

इस बीच, हमने आरेख को महत्वपूर्ण रूप से फिर से परिभाषित किया है।


एकमात्र भाग जो संभावित रूप से आशावादी दिखता है, वह योजक का मध्य खंड है। तार्किक आवश्यकता सुपरफुल-योजक के लिए है (4 इनपुट बिट्स लेता है, दो कैरी आउटपुट बिट्स है) और एक पूर्ण योजक; दो पूर्ण-योजक और दो आधे-योजक के साथ आपका कार्यान्वयन बेहतर होना मुश्किल है।
पीटर टेलर

मैंने कल रात इस सटीक नेटवर्क को बनाने की कोशिश की, लेकिन मैं तार्किक नेटवर्क से अच्छी तरह वाकिफ नहीं हूँ, ऐसा लगता है।
जो जेड।

सबसे श्रेष्ठ!
बूथ

9

39 द्वार

मुझे पूरा यकीन है कि यहां मेरे मुकाबले कोई सरल डिजाइन नहीं हैं। इसे बनाना बहुत मुश्किल था। मैं अन्य न्यूनतम सर्किट भी बनाता हूं।

ट्रांसमिशन देरी को शीट पर प्रत्येक एनएएनडी गेट के नीचे की स्थिति से दर्शाया गया है।

न्यूनतम 3 बिट गुणक

वेरिलोग कोड और परीक्षण:

// MINIMAL 3 BIT MULTIPLICATOR
//
// The simplest 3 bit multiplicator possible, using 39 NAND gates only.
//
// I have also made multiplicators that are faster, more efficient,
// use different gates, and multiply bigger numbers. And I also do
// hard optimization of other circuits. You may contact me at
// kim.oyhus@gmail.com
// 
// This is my entry to win this hard Programming Puzzle & Code Golf
// at Stack Exchange:
// /codegolf/12261/build-a-multiplying-machine-using-nand-logic-gates/
//
// By Kim Øyhus 2018 (c) into (CC BY-SA 3.0)
// This work is licensed under the Creative Commons Attribution 3.0
// Unported License. To view a copy of this license, visit
// https://creativecommons.org/licenses/by-sa/3.0/


module mul3x3 ( in_000, in_001, in_002, in_003, in_004, in_005, out000, out001, out002, out003, out004, out005 );
  input  in_000, in_001, in_002, in_003, in_004, in_005;
  output out000, out001, out002, out003, out004, out005;
  wire   wir000, wir001, wir002, wir003, wir004, wir005, wir006, wir007, wir008, wir009, wir010, wir011, wir012, wir013, wir014, wir015, wir016, wir017, wir018, wir019, wir020, wir021, wir022, wir023, wir024, wir025, wir026, wir027, wir028, wir029, wir030, wir031, wir032;

  nand gate000 ( wir000, in_000, in_005 );
  nand gate001 ( wir001, in_000, in_004 );
  nand gate002 ( wir002, in_000, in_003 );
  nand gate003 ( out000, wir002, wir002 );
  nand gate004 ( wir003, in_004, in_001 );
  nand gate005 ( wir004, wir003, wir003 );
  nand gate006 ( wir005, in_003, in_002 );
  nand gate007 ( wir006, wir000, wir005 );
  nand gate008 ( wir007, in_004, in_002 );
  nand gate009 ( wir008, in_001, in_005 );
  nand gate010 ( wir009, wir008, wir007 );
  nand gate011 ( wir010, in_001, in_003 );
  nand gate012 ( wir011, wir001, wir010 );
  nand gate013 ( wir012, out000, wir004 );
  nand gate014 ( wir013, wir004, wir012 );
  nand gate015 ( wir014, wir011, wir012 );
  nand gate016 ( out001, wir014, wir014 );
  nand gate017 ( wir015, in_002, in_005 );
  nand gate018 ( wir016, wir015, wir015 );
  nand gate019 ( wir017, out000, wir016 );
  nand gate020 ( wir018, wir017, wir013 );
  nand gate021 ( wir019, wir016, wir018 );
  nand gate022 ( wir020, wir019, wir009 );
  nand gate023 ( wir021, wir020, wir017 );
  nand gate024 ( wir022, wir020, wir009 );
  nand gate025 ( wir023, wir022, wir021 );
  nand gate026 ( out005, wir022, wir022 );
  nand gate027 ( wir024, wir016, wir022 );
  nand gate028 ( wir025, wir006, wir018 );
  nand gate029 ( wir026, wir025, wir006 );
  nand gate030 ( wir027, wir025, wir018 );
  nand gate031 ( out002, wir026, wir027 );
  nand gate032 ( wir028, wir004, wir027 );
  nand gate033 ( wir029, wir023, wir028 );
  nand gate034 ( wir030, wir028, wir028 );
  nand gate035 ( wir031, wir030, wir021 );
  nand gate036 ( out004, wir031, wir024 );
  nand gate037 ( wir032, wir029, wir031 );
  nand gate038 ( out003, wir032, wir032 );
endmodule


module mul3x3_test; 
   reg  [5:0] AB; // C=A*B
   wire [5:0] C;

  mul3x3 U1 ( 
  .in_000 (AB[0]), 
  .in_001 (AB[1]), 
  .in_002 (AB[2]), 
  .in_003 (AB[3]), 
  .in_004 (AB[4]), 
  .in_005 (AB[5]), 
  .out000 (C[0]), 
  .out001 (C[1]), 
  .out002 (C[2]), 
  .out003 (C[3]), 
  .out004 (C[4]), 
  .out005 (C[5])
  ); 

  initial  AB=0;
  always  #10  AB = AB+1;
  initial  begin
    $display("\t\ttime,\tA,\tB,\tC"); 
    $monitor("%d,\t%b\t%b\t%b",$time, AB[5:3], AB[2:0],C); 
  end 
  initial  #630  $finish; 
endmodule


// iverilog -o mul3x3_test mul3x3_test.v
// vvp mul3x3_test

किम Øसह


2
क्या आपके पास कोई प्रमाण है कि आपका उत्तर मान्य है?
जोनाथन फ्रीच

3
मैं इसे Logisim (यह मुफ़्त है) में आरेखित करने की सलाह दूंगा , ताकि इसे आसानी से देखा और परखा जा सके।
mbomb007

यह भविष्य में क्वांटम कंप्यूटर को छोड़कर, न्यूनतम साबित होने के लिए बहुत बड़ा है। इसलिए मैं इसकी इष्टतमता को सत्यापित करने के लिए सांख्यिकीय तरीकों का उपयोग करता हूं। यह अभी भी कंप्यूटिंग समय की एक अत्यधिक राशि लेता है।
किमियोहस

2
जोनाथन ने इष्टतमता के प्रमाण के बजाय वैधता का प्रमाण मांगा। मुझे नहीं लगता कि आपको इसे वैध साबित करने की आवश्यकता है। लेकिन यह अच्छा होगा यदि हमारे लिए यह
परखना

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